【課題】出力トランジスタで発生するラッシュ電流を抑制する。
【解決手段】一つの実施形態によれば、半導体集積回路は、第一及び第二の出力トランジスタ、第一の遅延発生部が設けられる。第一及び第二の出力トランジスタは並列的に配置される。第一の出力トランジスタは、制御端子に第一の制御信号が入力され、第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する。第一の遅延発生部は、第一の制御信号が入力され、第一の制御信号を第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する。第二の出力トランジスタは、制御端子に第二の制御信号が入力され、第二の制御信号に基づいてオンして低電位側電源側に第二の電流を流す。 （もっと読む）

【課題】多層配線内の信号線とそれに接続されるビアとを共に同軸構造にする。
【解決手段】多層配線には、例えば、異なる層に設けられる信号線１０，２０と、これらの信号線１０，２０間を接続する接続部３０（ビア）が設けられる。信号線１０，２０は、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。更に、信号線１０，２０間を接続する接続部３０も、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。信号線１０，２０のほか接続部３０も同軸構造とすることで、信号線１０，２０及び接続部３０を伝送される信号の、周囲からの、又は周囲への、電磁気的な影響が効果的に抑制されるようになる。 （もっと読む）

【課題】電源ノイズを抑制する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓが印加される主配線（第１基準電圧幹線ＶＳＳ１）と、複数の副配線（基準電圧枝線ＶＳＳＢ）と、複数の基準電圧枝線ＶＳＳＢに接続されている複数の回路セル（不図示）と、入力される制御信号に応じて、複数の基準電圧枝線ＶＳＳＢのうち、所定の回路セルが接続されている基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１との接続および遮断を制御する電源スイッチセルＳＷ１,ＳＷ２,…と、複数の基準電圧枝線ＶＳＳＢを相互に接続する補助配線５０と、を有する。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。
【解決手段】半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが１つの半導体チップＣＰＨ内に形成され、この半導体チップＣＰＨはチップ搭載部上に導電性の接合材を介して搭載され、樹脂封止されている。半導体チップＣＰＨの主面において、センスＭＯＳＦＥＴが形成されたセンスＭＯＳ領域ＲＧ２は、センスＭＯＳのソース用のパッドＰＤＨＳ４よりも内側にある。また、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、パワーＭＯＳＦＥＴが形成された領域に囲まれている。 （もっと読む）

【課題】低フラックスを用いている間のノイズレベルを減少することを可能にするような検出回路を提供する。
【解決手段】ソースフォロワ検出器型の検出回路は、結合ノードＮに接続されたフォトダイオード１を備える。バイアス回路３は、逆バイアスである第１の状態とフローティングである第２の状態との間にフォトダイオード１をバイアスすることを可能にする。読み出し回路４は、結合ノードＮに接続され、フォトダイオード１により測定された現状を示す信号を生成する。金属シールド５は結合ノードＮの周りに配置される。金属シールド５は、読み出し回路４の出力に接続され、結合ノードＮの電位と同じ方向に変動する電位を持つように構成される。 （もっと読む）

【課題】セルベース設計において複数の記憶素子セルが配置される構成において、効率的に且つ確実に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造を提供する。
【解決手段】回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、複数の記憶素子セルの各々の領域において第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、第１のＮウェルと第２のＮウェルとは一体であり、第１のＰウェルと第２のＰウェルとは一体である。 （もっと読む）

【課題】ＳＥＵ耐性が高く、高性能で低価なトランジスタ及び半導体装置を提供すること。
【解決手段】絶縁性基板１２上に形成されたシリコン層と、シリコン層に形成され、第１導電型であるボディ（Ｐ−）１５、第２導電型であるソース（Ｎ＋）１３、ドレイン（Ｎ＋）１４からなる部分と、ボディ（Ｐ−）１５及びソース（Ｎ＋）１３にボディ（Ｐ−）１５と同一導電型で接合され、ソース（Ｎ＋）１３と同じもしくは高い電位が供給されるボディ端子（Ｐ＋）１６と、を具備する。ボディ（Ｐ−）１５において放射線によって発生した負電荷は、ボディ端子（Ｐ＋）１６を介して当該トランジスタ外に流出する。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】実使用時におけるクロストークの発生の抑制と、実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが可能な半導体集積回路及びＢＧＡパッケージが提供される。
【解決手段】半導体集積回路１０が提供される。バッファ１５は、マクロ１１に接続される信号入力端子１５ａと、パッド２１に接続される信号出力端子１５ｂとを備える。バッファ１５は、マクロ１１が出力するバッファ制御信号４１に基づいて、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力する動作状態と信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力しない非動作状態とが切り替わる。バッファ１６は、バッファ制御信号４１に基づいて、パッド２２とマクロ１２とを接続するマクロ接続状態とパッド２２とグラウンド電位１４とを接続するグラウンド電位接続状態とが切り替わる。 （もっと読む）

【課題】突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することである。
【解決手段】本発明にかかる半導体集積回路１は、領域ＰＤ１と、制御回路２５と、回路２６と、を備える。領域ＰＤ１には、電源線ＶＤＤと電源線ＶＳＤとの間にそれぞれ接続されたスイッチ２１_１、２２_１、２３_１と、電源線ＶＳＤと電源線ＶＳＳとの間に接続された回路３５と、が配置されている。回路２６は、電源線ＶＤＤおよび電源線ＶＳＳから電源が供給され、回路３５よりも最低動作電圧が高い回路である。スイッチ２２_１はスイッチ２１_１よりもオン抵抗が低い。スイッチ２２_１は領域ＰＤ１のうち回路２６と最も離れた頂点の近傍に配置されている。 （もっと読む）

【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。 （もっと読む）

【課題】ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有し、ジッタ信号の基となる信号を生成するジッタ信号生成部５０と、電源線Ｖｃｃと接地線ＧＮＤとの間に介在し、電源線Ｖｃｃからの電力供給を受けて外部からの主信号を増幅して出力するバッファ回路１０と、電源線Ｖｃｃとバッファ回路１０との間およびバッファ回路１０と接地線ＧＮＤとの間に介在し電源線Ｖｃｃからバッファ回路１０への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部３０とを備える。 （もっと読む）

【課題】新たな構成のチョッパ型のコンパレータを提供する。
【解決手段】コンパレータは、インバータと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチとを有し、インバータの入力端子と出力端子とは、第１のスイッチを介して電気的に接続され、インバータの入力端子は、容量素子の一対の電極のうちの一方と電気的に接続され、容量素子の一対の電極のうちの他方は、第２のスイッチを介して参照電位が与えられ、入力された信号電位は第３のスイッチを介して容量素子の一対の電極のうちの他方に与えられ、インバータの出力端子から出力される電位を出力信号とし、第１のスイッチは、チャネルが酸化物半導体層に形成されるトランジスタを用いて構成される。 （もっと読む）

【課題】基体上に形成された絶縁膜中の多層配線層を用いたインダクタの、上下隣接配線間の寄生容量を低減する。
【解決手段】基体１６上の絶縁膜１７中に配設された複数の配線層１８のうち、隣接する少なくとも２つの配線層の各々に形成された一周回の周回配線(A-B又はB-C)を有し、前記少なくとも２つの配線層に形成された前記一周回の周回配線(A-B及びB-C)の一端(B)は相互にビア２で接続され、前記少なくとも２つの配線層に形成された前記一周回の周回配線(A-B及びB-C)は、基体上方から見て基体面内で実質的に同一位置に配設されることを特徴とするインダクタ。 （もっと読む）

【課題】より多くのＩ／Ｏセルを配置することができるようにする。
【解決手段】多層配線層には、電位供給用接続配線２３０が設けられている。電位供給用接続配線２３０は、平面視で外周セル列２０を構成するＩ／Ｏセル２００のいずれか、および内周セル列３０を構成するＩ／Ｏセル２００のいずれかと重なっている。そして電位供給用接続配線２３０は、外周セル列２０の下方に位置する電源電位供給配線２２２を、内周セル列３０の下方に位置する電源電位供給配線２２２に接続するとともに、外周セル列２０の下方に位置する接地電位供給配線２２４を、内周セル列３０の下方に位置する接地電位供給配線２２４に接続している。 （もっと読む）

【課題】従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置する。
【解決手段】半導体装置において、複数の第１バッファセル３１〜３４は、基板の一辺に沿って１列に設けられる。複数の第２バッファセル２１，２２は、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられる。複数の第１パッド８１〜８８は、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、各々が、複数の第１バッファセルのいずれか１つと個別に接続される複数の第３のパッド６１，６３，６５，６６と、各々が、複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッド６２，６４とを含む。 （もっと読む）

【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第１金属層１２と、前記第１金属層の膜厚方向に離間して設けられ、第１方向および前記第１方向に交差する第２方向に配列された複数の孔３６を備えた第２金属層１４と、前記第２金属層の膜厚方向で前記第１金属層とは反対側に離間して設けられ、前記第１方向および前記第２方向とは異なる方向に延伸し、第１配線と第２配線とが交互に設けられた複数の第１配線１６ａおよび複数の第２配線１６ｂと、前記複数の第１配線と前記複数の第２配線との間に設けられた誘電体膜２６と、前記複数の第１配線を、それぞれ前記複数の孔を通過し前記第１金属層に電気的に接続する複数の第１ビア配線３２と、前記複数の第２配線を、それぞれ前記第２金属層に電気的に接続する複数の第２ビア配線３４と、を具備するキャパシタ。 （もっと読む）