【課題】デジタル回路からアナログ回路へのノイズの混入を十分に抑圧する半導体集積回路装置を提供することを目的とする。
【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の受動素子を形成する受動素子領域１２ｂ，１２ｃとに分離し、受動素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置した半導体集積回路装置において、受動素子領域１２ｂ，１２ｃの半導体基板２０に半導体基板の導電型と異なる第１導電型の第１ウェル２１を形成し、第１ウェル２１内に第１ウェルの第１導電型と異なる第２導電型の第２ウェル２２を形成し、第２ウェル２２上に素子分離膜２３を介在させて受動素子を配設した。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層３とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】コモンノイズを低減する。
【解決手段】半導体装置１０は、直列に接続された半導体スイッチング素子１１，１２と、正極端子１３と、負極端子１４と、出力端子１５とを具備する半導体モジュール１６と、半導体モジュール１６に絶縁されたボディ１７とを備える。ボディ１７と各端子１３，１４との間の各浮遊容量Ｃ１，Ｃ３に対して、出力端子１５とボディ１７との間で、出力端子１５の浮遊容量Ｃ２と浮遊容量Ｃ１とが直列接続または出力端子１５の浮遊容量Ｃ２と浮遊容量Ｃ３とが直列接続になるようにして、各端子１３，１４，１５が配置されている。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱ_Ｎ１〜Ｑ_Ｎ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ歪補償用容量回路ＣＡＰＣ２が接続されている。 （もっと読む）

【課題】支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板１０を、第１導電型領域１０ａと第２導電型領域１０ｂとを有し、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域１０ａ、１０ｂで構成されるＰＮＰ接合またはＮＰＮ接合を有するものとする。このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 （もっと読む）

【課題】
マイクロ波帯域において容易に設計可能な半導体チップおよび半導体パッケージ（ディジタル受信装置）を提供することを目的とする
【解決手段】
半導体チップと、前記半導体チップ上に配置されたディジタル部と、前記半導体チップ上に配置されたアナログＲＦ部と、前記ディジタル部から伝播するノイズを遮断するような位置に配置された周期構造を有する誘電体と、を備えた半導体装置である。 （もっと読む）

【課題】 半導体集積回路において、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ること。
【解決手段】 本半導体集積回路は、第１入力端子Ｄからの入力信号を保持する第１データ保持回路３０と、第１入力端子Ｄ及び第２入力端子ＳＱからの入力信号を保持する第２データ保持回路４０と、第１データ保持回路３０からの出力信号及び第２データ保持回路４０からの出力信号が入力され、第１データ保持回路３０からの出力信号と第２データ保持回路４０からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力するゲート回路５０と、ゲート回路５０及び第２データ保持回路４０のいずれかの出力信号を保持し、出力端子に出力する第３データ保持回路６０と、を備える。 （もっと読む）

【課題】ラッチ回路を有する半導体装置におけるデータの破壊を抑制する。
【解決手段】ラッチ回路に含まれる第１トランジスタＰ４と、ラッチ回路に含まれ、第１トランジスタＰ４と共通のウェル４０内に形成された、第１トランジスタＰ４と同じ導電型の第２トランジスタＰ１と、第１トランジスタＰ４と第２トランジスタＰ１との間に設けられ、ウェル４０を電源に接続するウェルコンタクトＷＣと、を備える。第１トランジスタＰ４側のウェル４０内で発生した電荷は、ウェルコンタクトＷＣに流れるため、第１トランジスタＰ４におけるソフトエラーの影響が、第２トランジスタＰ１に伝搬することを抑制することができる。これにより、ラッチ回路内における２箇所のノードにおいて、同時に論理の反転が生じることを抑制することができるため、データの破壊を抑制することができる。 （もっと読む）

【課題】通過損失が少なく出力特性が良いＳＯＩ基板上の高周波スイッチ回路を提供する。
【解決手段】本発明の実施形態の高周波スイッチ回路は、シリコン基板２０上に形成された酸化膜２１上に、第１の端子１と、入出力端子２と、第１の電極４ｂが前記第１の端子１に電気的に接続され、第２の電極４ｃが前記入出力端子２に接続されたＦＥＴ４とを備える。第１の層間絶縁膜２２が前記ＦＥＴを周囲から離間分離し前記酸化膜２１に達する溝に埋め込まれて配置され、前記酸化膜２１と接続され、前記ＦＥＴ４を周囲から絶縁する。導電体層１０が、前記溝内の前記第１の層間絶縁膜２２上に形成され、接地端子ＧＮＤに接続される。第２の層間絶縁膜２３が、前記導電体層１０上及び前記ＦＥＴ４上に形成される。直流電圧を供給する配線層７が、前記溝内の第１の層間絶縁膜２２上且つ前記導電体層１０上に前記第２の層間絶縁膜２３を介して形成されている。 （もっと読む）

【課題】半導体チップに安定した電源電流を供給したり、電源から信号系へ混入する雑音を低くするための、半導体デバイスの電源流入及び電源流出端子の端子数の低減と、前記半導体チップを搭載した実装面積の低減を可能とする半導体モジュールを提供する。
【解決手段】半導体チップ２０の両面に電源系と信号系の電気的接続端子を振り分けて配置する。大電流が流れる流路の許容電流値を大きくする構成により、少ない端子数でも安定な電源供給が可能、信号系への雑音混入を低減、ピン数の低減による実装面積の低減、放熱効果の増大などが可能となる。また、この半導体チップ２０を搭載した半導体モジュールにより、大電流が流れる高速動作でも安定した特性を実現できる。 （もっと読む）

【課題】半導体基板の特性が変化しても、デジタル回路から他の回路へのノイズ伝播を安定して抑制する。
【解決手段】半導体基板１０に形成されるデジタル回路４１と半導体回路４２との間には、デジタル回路４１と半導体回路４２とを分離するように、分離部３０が形成される。分離部３０には、Ｎ＋層３Ｎ、シリコン１１およびＰ＋層３Ｐが、この順で、Ｘ方向に並んで配置される。 （もっと読む）

【課題】
電源生成回路の動作に起因して静電保護回路の誤動作を抑制する集積回路装置を提供する。
【解決手段】
集積回路装置は，外部端子に接続された第１，第２の電源線との間に設けられ，第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，第１の電源線の電圧に基づいて電源制御を行い，当該電源制御のスイッチングのタイミングに対応して制御信号を生成する電源生成回路とを有し，静電気保護回路は，制御信号に応答して所定の時定数期間を短くする調整回路を有する。 （もっと読む）

【課題】アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱ_Ｎ１とＭＩＳＦＥＴＱ_Ｎ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。 （もっと読む）

【課題】１チップ化しつつ、高温化による誤動作を抑制し、かつ、半導体パワー素子に流れる電流を低減し、チップサイズの増大を抑制することができるインバータ回路を提供する。
【解決手段】コンバータ電源回路部２の電源供給ライン８中、例えば、ＩＰＤ２０におけるパワーＭＯＳＦＥＴ２２０のハイサイド側に電流制限抵抗２４０を備える。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。また、パワーＭＯＳＦＥＴ２２０として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。 （もっと読む）

【課題】信号配線が電源配線と長距離に亘って並走することを回避して、信号配線の寄生容量を低減してノイズの影響を低減する半導体装置の配線構造及びそれを備えた半導体装置を提供すること。
【解決手段】第１方向Ｘ１に延びる複数の第１配線１Ｖから構成される第１配線層１１０と、第１配線層１１０の上に配設され、第１方向Ｘ１に交差する第２方向Ｘ２に延びる複数の第２配線２Ｖから構成される第２配線層１２０とを備え、第１配線層１１０および第２配線層１２０は、第１方向Ｘ１および第２方向Ｘ２により規定される平面内に設定された配線領域Ｒ内に配設され、第１配線１Ｖは、配線領域Ｒの第１方向Ｘ１における一端から他端までの全長よりも短い長さでそれぞれ形成され、第２配線２Ｖは、配線領域Ｒの第２方向Ｘ２における一端から他端までの全長よりも短い長さでそれぞれ形成されている半導体装置１００の配線構造。 （もっと読む）

【課題】ジッタが小さいクロック信号を選択して使用することができる半導体装置を提供する。
【解決手段】本実施の形態の半導体装置１００は、外部からクロック信号が入力されるクロック入力端子ＭＣＫと、クロック入力端子ＭＣＫを介して入力されたクロック信号を波形整形するクロックバッファ回路３４と、クロックバッファ回路３４の出力に基づいてクロック信号よりも周波数の高い第１の内部クロック信号ＩＣＫＰＦを発生するためのＰＬＬ回路３６と、第１の内部クロック信号ＩＣＫＰＦを分周してクロック信号の周波数に戻した第２の内部クロック信号ＩＣＫＰとクロックバッファ回路の出力ＩＣＫＳとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ４０とを備える。 （もっと読む）

【課題】短時間での動作モードの移行及び復帰を可能とすることにより、回路ブロックが短い期間動作停止する場合であっても消費電力を削減可能とした半導体装置を提供する。
【解決手段】半導体装置は、内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第１の電源スイッチ及び第２の電源スイッチを含む複数の電源スイッチと、内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、第１のモードでは内部回路にクロック供給すると共に第１の電源スイッチを導通状態に保ち、第２のモードでは内部回路へのクロック供給を停止すると共に第１及び第２の電源スイッチを双方共に遮断状態に保ち、第３のモードでは内部回路へのクロック供給を停止すると共に第１の電源スイッチを遮断状態に保ちながら第２の電源スイッチを電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路とを含むことを特徴とする。 （もっと読む）

【課題】チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供する。
【解決手段】本発明の一形態に係る半導体装置５０は、半導体チップ１００と、半導体チップ１００上面の中央部のチップ中央領域１２０に形成された複数の外部接続用パッド１０２及び複数の検査用パッド１０４と、複数の外部接続用パッド１０２上に形成されたバンプ１０５とを備える。 （もっと読む）

【課題】ダイオード機能を有するＧａＮ−ＨＥＭＴのようなIII族窒化物トランジスタを提供する。
【解決手段】GaＮスイッチングデバイスは、低しきい値のGaＮトランジスタ３４６の両端間に結合された高しきい値のGaＮトランジスタ３４０を有しており、この低しきい値のGaＮトランジスタ３４６が逆方向モードで並列ダイオードとして機能するようになっている。高しきい値のGaＮトランジスタ３４０は、順方向モードの際にGaＮスイッチングデバイスに対し雑音排除性を提供するように構成されている。互いに著しく異なるしきい値を有するようにする。その結果、従来のシリコンＦＥＴにおける固有のボディダイオードの機能及びモノリシック構造を維持したまま、III族窒化物スイッチングデバイスの優れたスイッチング特性を利用することができるようになる。 （もっと読む）