【課題】電源ノイズによるデジタル信号の取込エラーを低減すること。
【解決手段】パルス制御信号に応じてスイッチング動作を行なうスイッチング回路１２０と、デジタル信号を取り込むデジタル信号保持回路１１１と、を備え、デジタル信号保持回路１１１は、スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号をパルス制御信号から生成するマスク信号生成回路１１４を含み、電源ノイズの発生期間にはデジタル信号を取り込まず、電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）

【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。 （もっと読む）

【課題】設計フローの負荷を増大させることなく、それぞれの回路モジュールに必要十分な容量セルを、それぞれの回路モジュールに近接配置することができる半導体集積回路の設計方法を提供する。
【解決手段】本発明は、それぞれが複数の論理セルを含む複数の回路モジュールからなる半導体集積回路の設計方法であって、複数の回路モジュールのそれぞれの、複数の論理セルおよび複数の論理セルの端子間の接続の情報を記述するネットリストに、複数の論理セルに電源を供給する電源配線間に接続されるセルであり、複数の論理セルのいずれとも独立で、かつ、複数の論理セルの端子と接続される端子を持たない容量セルの記述を追加し、複数の論理セルおよび複数の容量セルのレイアウトデータが格納されたセルライブラリを備えた設計支援システムを利用して、回路モジュールのそれぞれに対応する、複数の論理セルおよび容量セルを配置する配置領域を設定し、複数の論理セルおよび容量セルを対応する配置領域内に配置する工程を含む。 （もっと読む）

【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】電圧検出部１２は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）へ供給される書き込み電圧を検出し、書き込み電圧が所定の閾値電圧以上となると、書き込み制御部１１に、書き込み信号に係わらず電気ヒューズ素子２への書き込みを停止させることで、書き込み電圧に異常が発生し、過電圧になることによる誤書き込みを抑制できる。 （もっと読む）

【課題】正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられ、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供する。
【解決手段】センスセルの両側にメインセルを配置し、センスセルのエミッタがメインセルのエミッタに挟まれた構造にする。これにより、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタの長手方向における長さの比に近くなる。また、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけられるため、スイッチング時や大電流が流れる時に流れる単位面積当たりの電流量がメインセル側と比較してセンスセル側において大きくなることを抑制できる。このため、電流の偏りを抑制することができ、破壊耐量を向上させることができる。 （もっと読む）

【課題】ｐｎ接合におけるリーク電流を抑制する。
【解決手段】Ｎ⁻型半導体層１０と、シリサイド層２０ｓがその表面に形成されたＰ⁻型半導体層２０とが、絶縁体９上に形成される。半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合、これはシリサイド層２０ｓの端部から近く、結晶欠陥が小さい位置に存在するので、ここにおけるリーク電流は非常に小さい。半導体層１０，２０が形成するｐｎ接合は、シリサイド層２０ｓの端部から２μｍ以下の距離にあることが望ましい。 （もっと読む）

【課題】規格により規定された速度による信号の転送を実現し、半導体装置やそれを内蔵した電子機器の誤動作を防止する。
【解決手段】第１の半導体素子１０１の導体配線層１０６に、パッケージ基板１００の信号端子１０３と第２の半導体素子１０２の信号端子１１７とを接続する信号線導体１１３ａと、パッケージ基板１００の電源端子１０４と第２の半導体素子１０２の電源端子１１８とを接続する電源導体１１４とを、信号線導体１１３ａが導体配線層１０６において、信号線導体１１３ａとの間に水平方向に一定の間隔をあけて隣接する電源導体１１４に挟まれるように形成する。 （もっと読む）

【課題】出力電圧ごとにトリミングなどによる再調整を必要としないリップル除去率改善回路を有するボルテージレギュレータを提供する。
【解決手段】誤差増幅回路のカレント・ミラー部のＭＯＳトランジスタ、もしくは入力段のＭＯＳトランジスタのバックゲートに、リップル除去率改善回路の出力を接続する。こうすることで、電源端子もしくはグランド端子のリップルと出力端子のリップルが相殺されて、リップル除去率を改善することができる。 （もっと読む）

【課題】コストのかかる空間をとらずに電子部品内に個別パッシブ部品を組み込むことが可能な垂直集積システムを提供する。
【解決手段】集積回路システム１００は、半導体ダイ１１０の前面上に製造された第一のアクティブ層と、半導体ダイ１１０の裏面上の第二の予め製造された層とを含み、その第二の予め製造された層は、その中に埋め込まれた電気部品を有し、その電子部品は、少なくとも一つの個別パッシブ部品１４０を含む。また、集積システム１００は、第一のアクティブ層及び第二の予め製造された層を結合する少なくとも一つの電気経路１５０も含む。 （もっと読む）

【課題】電源レギュレータの出力トランジスタに継続的に過電流が流れることを防止することのできる半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、シリーズレギュレータ型の電源レギュレータ１００を有しており、モニター部１が、電源レギュレータ１００の出力電流をモニターし、過電流検知部２が、モニター部１から出力されるモニター電流が基準値を超えたときに過電流検知信号ＤＴを出力し、保持部３が、過電流検知信号ＤＴの信号値を保持した遮断制御信号ＣＴを出力し、遮断制御部４が、保持部３から出力される遮断制御信号ＣＴによって電源レギュレータ１００の出力トランジスタＭＰ１を導通状態から遮断状態へと制御する。 （もっと読む）

【課題】保護回路の数が少ない半導体装置を提供する。
【解決手段】この半導体装置では、電源線ＶＬ１に保護回路４を接続し、電源線ＶＬ１，ＶＬ２の長さ方向に複数のダイオード対回路６を分散配置し、保護回路４から遠ざかるに従ってダイオード対回路６の密度を高める。各ダイオード対回路６は、電源線ＶＬ１，ＶＬ２間に互いに逆並列に接続された２つのダイオードＤ１，Ｄ２を含む。したがって、電源線ＶＬ１，ＶＬ２で保護回路４を共用するので、保護回路４の数が少なくて済む。 （もっと読む）

【課題】電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立を可能とする、半導体集積回路パッケージ、およびそれを備えた受信装置を実現する。
【解決手段】ＭＯＰ−ＩＣ３は、Ｉ／Ｏ ＰＡＤ２において、所定数のグランド端子６ｂおよび７ｂに関して、アナログ回路がグランド端子６ｂと接続されており、デジタル回路がグランド端子７ｂと接続されており、グランド端子６ｂおよび７ｂはいずれも、ダウンボンド１０および１１によりそれぞれ、リードフレーム４の裏面共通グランド５に接続されている。 （もっと読む）

【課題】従来の半導体装置では、電源電圧変動を抑制するために回路規模が大きくなる問題があった。
【解決手段】本発明の半導体装置は、テスト対象回路１１〜１３と、スキャンモード制御信号ＳＭＣと、ノイズ制御信号ＣＮＴと、クロック信号ＣＬＫと、テストパターンＳＩＮとが入力され、テスト対象回路１２に対するテストを行うテスト回路２０と、を有し、テスト回路２０は、ノイズ制御信号ＣＮＴがイネーブルであるダミーノイズ生成期間にテスト回路２０において保持されているテストパターンＳＩＮに基づくテスト値を維持し、ダミーノイズ生成期間にクロック信号ＣＬＫの周期に応じて変動するダミー電源ノイズを生成し、ダミーノイズ生成期間の終了後にテストパターンによりテスト対象回路１２をテストする。 （もっと読む）

【課題】テストパターンの内容、あるいは回路規模によらず、動作試験が短時間且つ高効率で行える半導体装置の実現。
【解決手段】フリップフロップ回路37と、試験モード時に、フリップフロップ回路に所定の値を設定すると共にフリップフロップ回路の保持する値を読み出すスキャンチェーンと、通常モード時に非動作で、試験モード時には、フリップフロップ回路の値が変化する場合に動作状態となり、前記フリップフロップ回路の値が変化するタイミングで非動作状態になる電流消費回路37A,37Bと、を有する半導体装置。 （もっと読む）

【課題】電源ノイズを一層効果的に解消する技術を提供する。
【解決手段】半導体装置１は、所定動作を実行するための内部回路６と、内部回路６に対して高電位電圧を供給するための電源ライン７と、内部回路６に対して低電位電圧を供給するためのグラウンドライン８と、ウェハテスト用電極パッド９と、ウェハテスト用電極パッド９を内部回路６に接続するための電気線１０と、電気線１０を内部回路６に対して非導通状態にすると共に、電気線１０を電源ライン７とグラウンドライン８のうち何れか一方に対して選択的に導通状態とする接続切替部１１と、を備える。 （もっと読む）

【課題】レジュームモードからノーマルモードに復帰する際のラッシュカレント（突入電流）のピーク電流を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、複数のディジーチェン接続されたメモリモジュールを備える。各メモリモジュール７７−ｉは、メモリアレイ４と、レジュームモードにおいて、メモリモジュール内の構成要素への電源電圧の供給を制御するスイッチ１６と、レジュームモードからノーマルモードへの移行を指示するレジューム制御信号を受けて、次段のメモリモジュールへ、入力されたレジューム制御信号よりもタイミングが遅延したレジューム制御信号を次段のメモリモジュールへ出力する遅延回路４２とを含む。 （もっと読む）

【課題】半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすること。
【解決手段】半導体集積回路１は、アナログ／デジタル変換器(ＡＤＣ)５とデジタル／アナログ変換器(ＤＡＣ)６とを内蔵する。ＤＡＣ６は、ＡＤＣ５をテストするためのテスト信号生成器として使用可能とされる。半導体集積回路１は、ＤＡＣ６の出力端子とＡＤＣ５の入力端子の間に入力端子と出力端子とが接続されたバッファ増幅器７を更に具備する。バッファ増幅器７の出力端子とＡＤＣ５の入力端子のいずれか一方は、半導体集積回路１の外部端子(Ｔ_１、Ｔ_２)として外部に導出される。 （もっと読む）

【課題】過度にシステムの中にスキューを増加させずに、増加した数の入力／出力デバイスを有するシステムを提供する。
【解決手段】論理回路を備えるコアと、処理コアからおよび処理コアへ信号を伝送するための、複数のインターフェースデバイスであって、２つのタイプのインターフェースデバイスを備える、複数のインターフェースデバイスと、コアに電力を送達するための、電力インターフェースデバイスである、１つのタイプと、コアと集積回路の外部のデバイスとの間で、データ信号を伝送するための信号インターフェースデバイスである、第２のタイプと、を備え、複数のインターフェースデバイスは、コアの外縁に向かう外側列、およびコアの中心により近い外側列の内側にある内側列の、２列に配設され、内側列は、２つのタイプのインターフェースデバイスのうちの一方を備え、外側列は、２つのタイプのインターフェースデバイスのうちの他方を備える、集積回路が開示される。 （もっと読む）