【課題】高耐圧ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６内に、ＬＤＤ層６よりも不純物濃度層が低いＮ⁻⁻層１１を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させる。また、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅い接合深さで、且つＬＤＤ層６よりも低い不純物濃度で形成する。これにより、オン状態およびオフ状態のいずれの状態においてもドレイン領域の電界を緩和し、インパクトイオンおよびパンチスルーの発生を防ぐ。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】半導体装置のトランジスタのシリコンピラー上部に活性領域を設ける際に、エピタキシャル成長により前記シリコンピラー上部に形成されるシリコン膜の高さが、前記トランジスタ毎にばらつくことを防ぎ、前記シリコン膜への導電型ドーパントの注入深さを均一にする半導体装置の製造方法を提供する。
【解決手段】基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有する。 （もっと読む）

【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】内蔵する環流ダイオードの順方向電圧が低く、高耐圧で、低オン抵抗の、ノーマリオフ型の窒化物半導体装置を提供する。
【解決手段】窒化物半導体装置は、基板１、第１の窒化物半導体層３、第２の窒化物半導体層４、及び第２の窒化物半導体層上４に設けられた、ソース電極５、ドレイン電極６、第１のゲート電極９、ショットキー電極１０、第２のゲート電極１２、を備える。第２の窒化物半導体層４と第１の窒化物半導体層３との界面には、２次元電子ガスが形成される。第１のゲート電極９はノーマリオフ型ＦＥＴ２０のゲート電極であり、ソース電極５とドレイン電極６との間に設けられる。ショットキー電極１０は、第１のゲート電極９とドレイン電極６との間に設けられる。第２のゲート電極１２はノーマリオン型ＦＥＴ２１のゲート電極であり、ショットキー電極１０とドレイン電極６との間に設けられる。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。 （もっと読む）

【課題】ライフタイムキラーが形成されてなる半導体装置において、オン電圧ばらつきや特性ばらつきを抑制することのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板１ａの裏面からコレクタ層１０を構成する不純物をイオン注入するイオン注入工程と、半導体基板１ａの裏面からレーザを照射し、不純物を活性化させてコレクタ層１０を形成する活性化工程と、半導体基板１ａの裏面からレーザを照射してライフタイムキラー１３を形成するライフタイムキラー形成工程とを行う。これによれば、レーザを照射してライフタイムキラー１３を形成しているため、ライフタイムキラー１３の分布幅は波長のみに依存する。このため、ライフタイムキラー１３をイオン照射により形成する場合と比較して、分布幅がばらつくことを抑制することができ、オン電圧ばらつきや特性ばらつきを抑制することができる。 （もっと読む）

【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】ＲＣＡＴの電流駆動能力を向上させることが可能な半導体装置を提供する。
【解決手段】半導体基板１１は、ゲート溝１３を有している。拡散層１２は、ゲート溝１３の上部に対応する半導体基板１１の表面領域に形成されている。ゲート絶縁膜１４は、ゲート溝の壁面に形成されている。ゲート電極１５は、ゲート溝１３の内部及びゲート溝１３の外部に形成されている。圧縮応力を有する膜１６は、ゲート溝１３の外部のゲート電極１５の全面に形成されている。 （もっと読む）

【課題】スイッチングノイズ発生を抑制できるノーマリオフ形の窒化物半導体装置の提供。
【解決手段】本発明の実施形態の窒化物半導体装置は、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層４と、Ａｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層５と、導電性基板２と、第１の電極６と、第２の電極８と、制御電極７と、を備える。第２の半導体層は第１の半導体層に直接接合する。第１の半導体層は、導電性基板に電気的に接続される。第１の電極及び第２の電極は、第２の半導体層の表面に電気的に接続される。制御電極は、第１の電極と第２の電極との間の第２の半導体層の前記表面上に設けられる。第１の電極は、Ｓｉ−ＭＯＳＦＥＴ１０２のドレイン電極８ａに電気的に接続される。制御電極は、前記ＭＯＳＦＥＴのソース電極６ａに電気的に接続される。導電性基板は、前記ＭＯＳＦＥＴのゲート電極７ａに電気的に接続される。 （もっと読む）

【課題】抵抗値が制御されることができる抵抗素子を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、絶縁膜１４ｂと、半導体素子と、抵抗素子４ｔとを有する。絶縁膜１４ｂは半導体基板１０１の少なくとも一部を被覆している。半導体素子は、半導体基板１０１の一部からなるチャネル領域と、電極とを有する。抵抗素子４ｔは、電極を流れる電流に対する抵抗となるように電極と電気的に接続され、かつ絶縁膜１４ｂを介して半導体基板１０１上に設けられている。抵抗素子４ｔは半導体領域を含む。半導体基板１０１と抵抗素子４ｔとの間の電位差により半導体領域に空乏層が生じる。 （もっと読む）

【課題】大規模な変更を必要とせず開発上の負荷が小さい半導体装置を提供する。
【解決手段】Ｈｉｇｈ ＳｉｄｅのＩＧＢＴにおける比（コレクタコンタクト面積／コレクタ活性面積）および比（ｐ⁺領域上コンタクト面積／ｐ⁺領域面積）の少なくともいずれかが、Ｌｏｗ ＳｉｄｅのＩＧＢＴにおける上記比よりも高い。 （もっと読む）

【課題】保護素子の異なるクランプ電圧を容易に設定して形成できる構造の保護素子を含む半導体装置を提供すること。
【解決手段】回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする、半導体装置。 （もっと読む）

【課題】不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第１主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート３３を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第１不純物領域３７および第２不純物領域３８よりも深い所定の深さおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層２４を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備えている。ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜５であり、ゲート電極は、第１の金属膜６又は第２の金属膜８を含む導電膜から構成されている。 （もっと読む）

【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成を提供する。信頼性の高い半導体装置を提供する。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、第３族元素、亜鉛、及び酸素を少なくとも含む非単結晶の酸化物半導体層を用いる。第３族元素は安定剤として機能する。 （もっと読む）

【課題】 発熱による半導体基板の温度上昇の影響を受けにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することが可能な技術を開示する。
【解決手段】 本明細書で開示するダイオードは、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域を備えている。そのダイオードでは、前記バリア領域が、外部の整流素子を介して、前記アノード電極と電気的に接続している。そのダイオードでは、前記整流素子の順方向電圧降下が、前記アノード領域と前記バリア領域の間のｐｎ接合のビルトイン電圧よりも小さい。 （もっと読む）