【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】良好な特性を維持しつつ微細化を達成した半導体装置を提供する。また、微細化された半導体装置を歩留まりよく提供する。
【解決手段】絶縁表面を有する基板上に設けられた酸化物半導体膜と、酸化物半導体膜の側面に接して設けられ、かつ酸化物半導体膜よりも膜厚が大きいソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上に設けられたゲート絶縁膜と、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の上面との間に生じた段差により生じた凹部に設けられたゲート電極層と、を有する構造である。 （もっと読む）

【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】ゲート絶縁膜近傍の酸化物半導体膜に含まれる不純物元素濃度を低減する。また、ゲート絶縁膜近傍の酸化物半導体膜の結晶性を向上させる。また、当該酸化物半導体膜を用いることにより、安定した電気特性を有する半導体装置を提供する。
【解決手段】下地絶縁膜と、下地絶縁膜上に形成された酸化物半導体膜と、酸化物半導体膜上に形成されたソース電極、及びドレイン電極と、酸化物半導体膜、ソース電極、及びドレイン電極上に形成されたシリコン酸化物を含むゲート絶縁膜と、ゲート絶縁膜と接し、少なくとも前記酸化物半導体膜と重畳する領域に設けられたゲート電極と、を有し、酸化物半導体膜は、ゲート絶縁膜との界面から酸化物半導体膜に向けてシリコン濃度が１．０原子％以下の濃度である領域を有し、少なくとも領域内に、結晶部を含む半導体装置である。 （もっと読む）

【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。 （もっと読む）

【課題】バラスト抵抗の幅を広げることなく、バラスト抵抗の許容電流量を大きくする
【解決手段】バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。 （もっと読む）

【課題】互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させる。
【解決手段】異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとを組み合わせることにより、互いにサイドウォール長の異なる３種類のサイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成する。異方性のドライエッチングの回数を減らすことにより、配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。 （もっと読む）

【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】ショートチャネル特性などを向上する。
【解決手段】ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃの上面に、バックゲート絶縁膜４０１を介してバックゲート電極１２１を金属材料で形成する。ここでは、バックゲート電極１２１，２２１について、半導体活性層１１１Ｃの上面においてゲート電極１１１Ｇおよび一対のソース・ドレイン領域１１１Ａ，１１１Ｂに対応する部分を被覆するように、バックゲート電極１２１を形成する。 （もっと読む）

【課題】半導体素子が有する寄生容量や寄生インダクタンスによる電力の損失を抑えるこ
とが出来る、整流回路の提供を課題とする。
【解決手段】入力された交流電圧の振幅に従い、前段の回路と該整流回路の間におけるイ
ンピーダンスを整合または不整合にする。入力される交流電圧が規定の振幅以下である場
合は、インピーダンスを整合にし、該交流電圧をそのまま整流回路に印加する。逆に入力
される交流電圧が規定の振幅よりも大きい場合は、インピーダンスを不整合にし、反射に
より該交流電圧の振幅を小さくしてから整流回路に印加する。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止する。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去する。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。 （もっと読む）

【課題】半導体装置の信頼性を向上させることができる技術を提供する。特に、ゲート電極をメタル材料で構成する電界効果トランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】レジストパターン１２をマスクとしたドライエッチングにより、ゲート電極１３ｎまたはゲート電極１３ｐを形成した後、酸素および水素を含むプラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１２を除去し、ゲート電極１３ｎまたはゲート電極１３ｐの側面に付着した反応生成物１４を酸化する。その後、洗浄処理を施して、反応生成物１４を除去する。 （もっと読む）

【課題】安定した電気特性を有する薄膜トランジスタを有する電位保持機能の高い固体撮
像素子を提供する。
【解決手段】酸化物半導体層を用いて薄膜トランジスタのオフ電流を１×１０^−１３Ａ以
下とし、該薄膜トランジスタを固体撮像素子のリセットトランジスタ及び転送トランジス
タの両方に用いることで信号電荷蓄積部の電位が一定に保たれ、ダイナミックレンジを向
上させることができる。また、周辺回路に相補型金属酸化物半導体素子が作製可能なシリ
コン半導体を用いることで高速かつ低消費電力の半導体装置を作製することができる。 （もっと読む）

【課題】特性の良好な半導体装置を製造する。
【解決手段】本発明は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の上方に、シリコン膜と絶縁膜ＣＰとの積層膜を形成する工程と、（ｂ）積層膜をパターニングすることによりゲート電極ＧＥ１とその上部に配置された絶縁膜ＣＰとの積層体を形成する工程と、（ｃ）積層体の側壁にサイドウォール膜ＳＷを形成する工程と、（ｄ）絶縁膜ＣＰを除去する工程と、（ｅ）サイドウォール膜ＳＷおよびゲート電極ＧＥ１の合成体の両側の半導体基板中および前記ゲート電極ＧＥ１中にヒ素（Ａｓ）を注入する工程と、を有する。かかる製法によれば、ヒ素（Ａｓ）のイオン注入によるゲート電極ＧＥ１の体積膨張、特に、横方向への膨らみを低減することができ、ゲート電極とコンタクトプラグとの短絡を低減できる。 （もっと読む）

【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】ランダムノイズを低減する。
【解決手段】固体撮像装置は、基板上に形成され、光電変換部（PD）と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極、具体的には、増幅トランジスタのゲート電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。本技術は、CMOSイメージセンサに適用することができる。 （もっと読む）

【課題】ＩＧＢＴ終端部でのリカバリ破壊を防ぎ、ダイオードのスナップバックを抑制することができる半導体装置を提供する。
【解決手段】Ｎ−型のドリフト層３０の上に形成されたＰ型のチャネル層３１を含む半導体基板３２のうちチャネル層３１側の一面３３とは反対側の他面３４側に、Ｐ＋＋型のコレクタ層５３とＮ＋＋型のカソード層５４とが同じ階層に形成されている。そして、Ｐ＋＋型のコレクタ層５３がトレンチ３５の延設方向における表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の周辺部２５にそれぞれ設けられていることによりＮ＋＋型のカソード層５４は四角形状にレイアウトされている。また、Ｐ＋＋型のコレクタ層５３がエミッタ領域３９の終端部３９ａから距離ａを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされている。 （もっと読む）

【課題】製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるトレンチ型ＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【解決手段】トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込んだトレンチ型ＰＩＰキャパシタ５０を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層５９を過度に厚くする必要がなく、メタル層５９を微細化することができる。その結果、パワーＩＣを微細化することができる。 （もっと読む）

【課題】低周波雑音が低減されるとともに、素子面積の小さい半導体装置及びその製造方法を製造コストを増大させずに提供する。
【解決手段】半導体装置は、第１導電型の下部ゲート領域４と、第２導電型のチャネル領域３と、第１導電型の上部ゲート領域２と、チャネル領域３の両側に位置する第２導電型のソース及びドレイン領域８と、上部ゲート領域２上に形成されたゲート電極６と、ゲート電極６の両側面上に形成されたサイドウォールスペーサ７とを有するＪＦＥＴ７０を備える。上部ゲート領域２とソース及びドレイン領域８とは、チャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間しており、ソース及びドレイン領域８は、ゲート長方向におけるゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域に形成されている。 （もっと読む）