【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第２の領域の複数の第１の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線を覆うように形成した第１の絶縁膜をマスクとして、第１の領域に第１のイオン注入を施す。その後、第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線間を埋設するように形成した、酸化アルミニウムを主体とする第２の絶縁膜をマスクとして、第１の領域に第２のイオン注入を施す。第２の絶縁膜を、第１の絶縁膜に対して選択的に除去する。 （もっと読む）

【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。 （もっと読む）

【課題】低電圧で動作するＭＩＳトランジスタと高電圧で動作するＭＩＳトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑える。
【解決手段】半導体装置は、第１のゲート絶縁膜４ａと、第１のゲート電極６ａと、第１のゲート電極６ａの両側方に形成された第１のＬＤＤ領域７ａと、第１のＬＤＤ領域７ａの外側に位置する第１のソース／ドレイン領域１３ａとを有する第１のトランジスタ３０を備える。第１のトランジスタ３０は、第１のゲート電極６ａの上面上及び側面上から第１のＬＤＤ領域７ａの少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。 （もっと読む）

【課題】ゲート絶縁膜の膜厚が異なる複数のトランジスタを有する半導体装置において、オフリークの増加を抑制する。
【解決手段】半導体装置は、半導体層上に形成された第１ＭＩＳトランジスタ及び第２ＭＩＳトランジスタを備える。第１ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第１活性領域と、第１活性領域上に第１ゲート絶縁膜１１１を介して形成された第１ゲート電極１０４とを有する。第２ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第２活性領域と、第２活性領域上に第２ゲート絶縁膜１０３を介して形成された第２ゲート電極１０４とを有する。第２ゲート絶縁膜１０３は、第１ゲート絶縁膜１１１よりも薄い。第２ＭＩＳトランジスタは、少なくとも第２ゲート電極１０４の下方において、第２活性領域と素子分離膜１０２との境界部上に、素子分離膜１０２の側面を覆う保護絶縁膜１０８を有する。 （もっと読む）

【課題】フォトダイオードを有する半導体イメージセンサーにおいて、より高い光検出効率を実現し、光検出部以外の信号処理を行う画素トランジスタの特性を安定させることで、半導体装置の微細化を可能にする。
【解決手段】フォトダイオードＰＤを構成するＰ^＋領域１２６およびＮ型領域１１１に炭素を共注入して炭素注入層１２８ａ、１２８ｂを形成することで、フォトダイオードＰＤの容量を増大させる。また、炭素注入層１２８ｂの形成によりＮ型領域１１１を含む転送トランジスタＴｒのチャネル内のホウ素の分布を均一化し、転送トランジスタＴｒの特性を安定させることで半導体装置内の素子の特性ばらつきの発生を防ぐ。 （もっと読む）

【課題】良好な特性を維持しつつ微細化を達成した半導体装置の提供と、さらに、これらの微細化を達成した半導体装置の良好な特性を維持しつつ、３次元高集積化を図る。
【解決手段】絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。 （もっと読む）

【課題】信頼性の高い半導体装置を製造する。
【解決手段】半導体装置の製造方法は、半導体基板５０上に絶縁膜を形成する工程と、絶縁膜上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０にイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。 （もっと読む）

【課題】ゲート電極の一部にメタルゲート電極を有するＭＩＳＥＦＴにおいて、メタルゲート電極を構成するグレインの配向性のばらつきに起因するＭＩＳＦＥＴのしきい値電圧のばらつきを小さくする。
【解決手段】メタルゲート電極４ａ、４ｂに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂ内のグレインの粒径が大きくなることを防ぎ、メタルゲート電極４ａ、４ｂの中に多数の小さいグレインを形成することにより、グレインの配向性を均一化し、ゲート電極の仕事関数のばらつきを低減する。 （もっと読む）

【課題】高耐圧トランジスタの低濃度不純物拡散層がコンタミネーションから保護されて、半導体装置の特性を安定化できるようにする。
【解決手段】基板１の上に、ゲート絶縁膜３ａ及びゲート電極４ａを順次形成し、ゲート電極４ａをマスクとして基板１に不純物注入を行うことにより、基板１の上部におけるゲート電極４ａの側方に低濃度不純物拡散層５ａを形成する。続いて、ゲート電極４ａの上から該ゲート電極４ａの側方を通って低濃度不純物拡散層５ａの上の一部までを連続して覆うように不純物拡散抑制膜７ａを形成する。続いて、ゲート電極４ａ及び不純物拡散抑制膜７ａをマスクとして基板１に不純物注入を行うことにより、基板１の上部におけるゲート電極４ａの側方に、低濃度不純物拡散層５ａよりも不純物濃度が高い高濃度不純物拡散層８ａを形成する。その後に、不純物拡散抑制膜７ａを残存させた状態で基板１に対して加熱処理を行う。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】半導体突出部２は、半導体基板１上に形成されている。ソース／ドレイン層５、６は、半導体突出部２の上下方向に設けられている。ゲート電極７、８は、半導体突出部２の側面にゲート絶縁膜４を介して設けられている。チャネル領域３は、半導体突出部２の側面に設けられ、ドレイン層６側とソース層５側とでポテンシャルの高さが異なっている。 （もっと読む）

【課題】 ダイオードにおけるスイッチング時の損失を低減することが可能な技術を提供する。
【解決手段】 本明細書は、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えるダイオードを開示する。そのダイオードは、ドリフト領域とアノード領域の間に形成された、ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、アノード電極と接触するように形成された、第１導電型の半導体からなるコンタクト領域と、コンタクト領域とバリア領域の間のアノード領域に対して絶縁膜を挟んで対向する制御電極を備えている。そのダイオードでは、制御電極に電圧が印加されると、コンタクト領域とバリア領域の間のアノード領域に第１導電型のチャネルが形成される。 （もっと読む）

【課題】配線におけるエレクトロマイグレーション耐性を向上させる。
【解決手段】ソース領域４２、ソース領域４４およびドレイン領域４６を有するＰ型ＭＯＳＦＥＴ４０と、ソース領域５２、ソース領域５４およびドレイン領域５６を有し、かつＰ型ＭＯＳＦＥＴ４０と隣接するＮ型ＭＯＳＦＥＴ５０と、ドレイン領域４６およびドレイン領域５６に接続するドレイン電極と、ドレイン電極と接続し、かつドレイン電極上に設けられた複数のビア１０と、を備え、Ｐ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０は、インバータ回路を構成しており、ドレイン電極は、ビア１０を介しては、インバータ回路の出力信号配線３０と接続し、他には接続していない。 （もっと読む）

【課題】半導体装置の信頼性を向上させ、半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１の主面に酸化膜として絶縁膜２を形成し、絶縁膜２上に窒化シリコン膜を形成してから、素子分離用の溝４ａをプラズマドライエッチングにより形成し、溝４ａを埋めるように酸化シリコンからなる絶縁膜６をＨＤＰ−ＣＶＤ法で形成し、ＣＭＰ処理により溝４ａの外部の絶縁膜６を除去し、溝４ａ内に絶縁膜６を残す。それから、窒化シリコン膜を除去する。その後、絶縁膜２をウェットエッチングで除去して半導体基板１を露出させるが、この際、半導体基板１の主面に１４０ルクス以上の光を当てながら絶縁膜２をウェットエッチングする。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインが、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物または第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。 （もっと読む）

【課題】ＳＯＩ基板のチャージ蓄積による不良を抑制する。
【解決手段】まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線の一端にバックゲートを有するトランジスタ（バックゲートトランジスタ）を直列に挿入し、そのバックゲートの電位は常に十分な負の値となるようにする。また、ビット線の最低電位はワード線の最低電位よりも高くなるようにする。電源が切れた際には、ビット線はバックゲートトランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。 （もっと読む）