【課題】短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供する。
【解決手段】溝部および該溝部を挟んで形成された一対の低抵抗領域を有する半導体基板と、半導体基板上の第１のゲート絶縁膜と、第１のゲート絶縁膜を介し、溝部と重畳するゲート電極と、ゲート電極を覆って設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜上の、溝部を挟んで設けられた一対の電極と、一対の電極と接する半導体膜と、を有し、一対の低抵抗領域の一方と、一対の電極の一方が電気的に接続されている積層されたトランジスタを形成し、一方はｎ型半導体からなるトランジスタであり、他方はｐ型半導体からなるトランジスタにより形成させることによって、相補型ＭＯＳ回路を形成する。 （もっと読む）

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。 （もっと読む）

【課題】新たな構成のチョッパ型のコンパレータを提供する。
【解決手段】コンパレータは、インバータと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチとを有し、インバータの入力端子と出力端子とは、第１のスイッチを介して電気的に接続され、インバータの入力端子は、容量素子の一対の電極のうちの一方と電気的に接続され、容量素子の一対の電極のうちの他方は、第２のスイッチを介して参照電位が与えられ、入力された信号電位は第３のスイッチを介して容量素子の一対の電極のうちの他方に与えられ、インバータの出力端子から出力される電位を出力信号とし、第１のスイッチは、チャネルが酸化物半導体層に形成されるトランジスタを用いて構成される。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】二重金属ゲートを有する構造体において金属膜の仕事関数を調整する為の改善した方法および半導体素子を提供する。
【解決手段】半導体素子は単一金属膜に対し、ＮＭＯＳにおいてはフッ素、ＰＭＯＳにおいては炭素をそれぞれ選択的にドーピングすることによって形成される二重仕事関数の金属ゲート電極１０８’、１０９’を有する。 （もっと読む）

【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。 （もっと読む）

【課題】さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現する。
【解決手段】ゲート電極１２０ｂは、第１の仕事関数を有する第１の金属含有膜１１４ｂと、第１の金属含有膜１１４ｂ上に形成されており且つ第２の仕事関数を有する第２の金属含有膜１１７ｂとを含む。ゲート電極１２０ａは、第１の金属含有膜１１４を含まないと共に第２の金属含有膜１１７ａを含む。ゲート電極１２０ｂにおける第１の金属含有膜１１４ｂと第２の金属含有膜１１７ｂとの間に拡散防止層１１５ｂが形成されている。 （もっと読む）

【課題】 ＪＦＥＴ等のような低ノイズ特性が要求される半導体装置において、発生するノイズを低減すると共に、半導体装置を小さい寸法で製造する。
【解決手段】 半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。制御電極（１０９）に電圧を印加すると、半導体装置の動作中に制御電極（１０９）の下の不純物層（１０４）に空乏層を発生させることができ、キャリアは絶縁膜（１０８）と不純物層（１０４）の界面から離れて流れる。 （もっと読む）

【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】製造効率の向上、コストダウン、信頼性の向上を実現する。
【解決手段】第１導電型の第１電界効果トランジスタを第１基板に設ける。そして、第１導電型と異なる第２導電型の第２電界効果トランジスタを第２基板に設ける。そして、第１基板と第２基板とのそれぞれを対面させて貼り合わせる。そして、第１電界効果トランジスタと第２電界効果トランジスタとの間を電気的に接続させる。 （もっと読む）

【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】高電子移動度トランジスタの耐圧を高くする。
【解決手段】第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有し、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４のゲートＧ１に接続され、第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４のソースＳ１に接続されている。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

【課題】工程を複雑にすることなく、多結晶シリコン膜に回路特性に適した複数の異なる
ゲート絶縁膜厚を有する薄膜トランジスタ（ＴＦＴ）を同一基板に形成することができる
薄膜半導体装置とその製造方法を提供。
【解決手段】ガラス基板上に形成した多結晶シリコン膜に駆動電圧が異なるＴＦＴを混載
する際に、低電圧駆動ＴＦＴではチャネル領域の不純物をアクセプタがより多くなるよう
にしあるいはドナーがより少なくなるようにし、高電圧駆動ＴＦＴではチャネル領域の不
純物をドナーがより多くなるようにしあるいはアクセプタがより少なくなるようにする。 （もっと読む）

【課題】被剥離層に損傷を与えない剥離方法を提供し、小さな面積を有する被剥離層の剥離だけでなく、大きな面積を有する被剥離層を全面に渡って歩留まりよく剥離することを可能とすることを目的としている。また、様々な基材に被剥離層を貼りつけ、軽量された半導体装置およびその作製方法を提供することを課題とする。特に、フレキシブルなフィルムにＴＦＴを代表とする様々な素子を貼りつけ、軽量された半導体装置およびその作製方法を提供する。
【解決手段】基板上に第１の材料層１１を設け、前記第１の材料層１１に接して第２の材料層１２を設け、さらに積層成膜または５００℃以上の熱処理やレーザー光の照射処理を行っても、剥離前の第１の材料層が引張応力を有し、且つ第２の材料層が圧縮応力であれば、物理的手段で容易に第２の材料層１２の層内または界面において、きれいに分離することができる。 （もっと読む）