薄膜半導体装置
【課題】工程を複雑にすることなく、多結晶シリコン膜に回路特性に適した複数の異なる
ゲート絶縁膜厚を有する薄膜トランジスタ（ＴＦＴ）を同一基板に形成することができる
薄膜半導体装置とその製造方法を提供。
【解決手段】ガラス基板上に形成した多結晶シリコン膜に駆動電圧が異なるＴＦＴを混載
する際に、低電圧駆動ＴＦＴではチャネル領域の不純物をアクセプタがより多くなるよう
にしあるいはドナーがより少なくなるようにし、高電圧駆動ＴＦＴではチャネル領域の不
純物をドナーがより多くなるようにしあるいはアクセプタがより少なくなるようにする。
ゲート絶縁膜厚を有する薄膜トランジスタ（ＴＦＴ）を同一基板に形成することができる
薄膜半導体装置とその製造方法を提供。
【解決手段】ガラス基板上に形成した多結晶シリコン膜に駆動電圧が異なるＴＦＴを混載
する際に、低電圧駆動ＴＦＴではチャネル領域の不純物をアクセプタがより多くなるよう
にしあるいはドナーがより少なくなるようにし、高電圧駆動ＴＦＴではチャネル領域の不
純物をドナーがより多くなるようにしあるいはアクセプタがより少なくなるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁性基板上に複数の薄膜トランジスタ（ＴＦＴ:Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）が形成された薄膜半導体装置およびその製造方法に関し、特に、膜
厚が相互に異なるゲート絶縁膜を有する複数種類のＴＦＴを同一基板に有する薄膜半導体
装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ノートパソコンやテレビ等のモニターとして、ＣＲＴに比べて薄型、軽量を特徴とする
液晶表示装置あるいは有機ＥＬ表示装置などのフラットパネル型の画像表示装置が用いら
れている。これらの液晶表示装置あるいは有機ＥＬ表示装置は、薄膜形成技術を用いて、
安価なガラス等の絶縁性基板上にマトリクス状に配置された画素を有する表示部を形成す
ると共に、半導体集積回路であるゲートドライバやデータドライバ等を外付けし、これに
より表示に対応した信号を画素に与えることにより、液晶分子の方向や有機ＥＬの発光強
度を制御して画像を表示している。しかし、近年、薄膜形成技術の向上に伴い、多結晶シ
リコン薄膜をガラス基板上に形成できるようになったため、画素部と共に、多結晶シリコ
ンＴＦＴにより構成された駆動回路部の一部を同一基板上に形成した薄膜半導体装置が実
用化されている。この駆動回路は、低消費電力の観点から動作電圧はより低い方が望まし
い。しかし、画素動作にはある一定以上の電圧が必要であるため、動作電圧が異なる複数
種類の薄膜トランジスタを同一基板上に混載する技術が必要となる。
【０００３】
このように、動作電圧が異なるトランジスタを複数種類、基板上に混載する技術として
は、トランジスタの耐圧の問題からゲート絶縁膜厚を変えるのが一般的な方法である（例
えば、特許文献１、特許文献２参照）。図１６は、従来技術により製造された薄膜半導体
装置の断面図である。同図に示されるように、絶縁性基板１上に低電圧駆動ＴＦＴおよび
高電圧駆動ＴＦＴのそれぞれの活性層となる島状多結晶シリコン膜３が形成されており、
各島状多結晶シリコン膜３には、チャネル領域３ｃが設けられる外、このチャネル領域３
ｃを挟んでｎチャネルＴＦＴのソース・ドレイン領域３ｎおよびｐチャネルＴＦＴのソー
ス・ドレイン領域３ｐが形成されている。各島状多結晶シリコン膜３上は第１のゲート絶
縁膜４によって覆われており、その第１のゲート絶縁膜４上には、島状多結晶シリコン膜
３のチャネル領域３ｃ上に低電圧駆動のｎチャネルおよびｐチャネルＴＦＴ用のゲート電
極５が形成されている。更にその上には、第２のゲート絶縁膜６を介して、島状多結晶シ
リコン膜３のチャネル領域３ｃ上に高電圧駆動のｎチャネルおよびｐチャネルＴＦＴ用の
ゲート電極７が形成されている。各ＴＦＴを覆って層間絶縁膜８が形成されており、そし
て、層間絶縁膜８および第２、第１のゲート絶縁膜６、４を貫通して形成されたコンタク
トホールを介してｎチャネルおよびｐチャネルＴＦＴのソース・ドレイン領域３ｎ、３ｐ
に接触する電極９が形成されている。
【０００４】
ソース・ドレイン領域３ｎ、３ｐは、特許文献１に記載されたものでは、自己整合法を
用いることなく形成されており、一方、特許文献２に記載されたものでは、低電圧駆動Ｔ
ＦＴのみが自己整合法を用いて形成され、高電圧駆動ＴＦＴは自己整合法を用いることな
く形成されている。また、これらのＴＦＴのチャネル領域３ｃは、ノンドープないしＢド
ープの領域となされており、高電圧駆動ＴＦＴのチャネル領域と低電圧駆動ＴＦＴのチャ
ネル領域とは同等のドーピング状態に形成されていた。また、ゲート電極５と７の材料と
してはＡｌまたはＣｒ（特許文献１の場合）やシリコン（特許文献２の場合）が用いられ
ており、高電圧駆動ＴＦＴのゲート電極と低電圧駆動ＴＦＴのゲート電極とは同一材料を
用いて形成されていた。
チャネルドーピングについては、バルク型のＭＯＳトランジスタにおいては、高電圧駆
動トランジスタと低電圧駆動トランジスタとで差がつけられることがある（例えば、特許
文献３参照）。特許文献３には、ｎチャネルＭＯＳについては、高電圧トランジスタのチ
ャネル領域にはｎ型ドーパントとｐ型ドーパントとを、また低電圧トランジスタのチャネ
ル領域にはｐ型ドーパントのみをドープし、ｐチャネルＭＯＳについては、高電圧トラン
ジスタのチャネル領域にはｎ型ドーパントを低濃度に、また低電圧トランジスタのチャネ
ル領域にはｎ型ドーパントを高濃度にドープすることが記載されている。また、特許文献
３には、他の例として、ｎチャネルＭＯＳについては、高電圧トランジスタのチャネル領
域にはｐ型ドーパントを低濃度に、また低電圧トランジスタのチャネル領域にはｐ型ドー
パントを高濃度にドープし、ｐチャネルＭＯＳについては、高電圧トランジスタのチャネ
ル領域にはｎ型ドーパントとｐ型ドーパントとを、また低電圧トランジスタのチャネル領
域にはｎ型ドーパントのみをドープすることが記載されている。
【特許文献１】特許２６６６１０３号公報
【特許文献２】特開２００４−２５３５９６号公報
【特許文献３】特許２９６４２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１および２に開示された製造法により作製した高電圧駆動ＴＦ
Ｔの特性は、図１７に示すように、高電圧駆動ｎチャネルＴＦＴと高電圧駆動ｐチャネル
ＴＦＴがそれぞれのチャネル型の低電圧駆動ＴＦＴに対してともにしきい値電圧が高くな
るという問題点がある。なお、しきい値電圧とは、トランジスタのドレインソース間に十
分な電流が流れはじめるときのゲート電圧のことである。また、本願明細書において、特
に断らない限り、しきい値電圧の高低は絶対値の大小を意味するものでなく、より正側に
ある値を高（大）、より負側にある値を低（小）としている。ここで、特許文献３に開示
された製造方法を採用しても上記の問題点を解決することはできない。なぜなら、ｐチャ
ネル型のＴＦＴの場合、低電圧駆動ＴＦＴと高電圧駆動ＴＦＴとのしきい値電圧の差は拡
大してしまうからである。
【０００６】
例えば、液晶表示装置の周辺駆動回路は、ローレベルとハイレベルの２電圧を扱うデジ
タル回路で構成されているため、ゲート電圧が０Ｖの時に、ＴＦＴがオフする一方、絶対
値で低いゲート電圧で十分な駆動電流が得られることが望ましい。つまり、しきい値電圧
は、０に近すぎることがなくかつ０から大きく離れていないことが望ましいということで
ある。これは、しきい値電圧の絶対値が極端に低い場合、待機時において、回路の消費電
力が増大し、一方、しきい値電圧の絶対値が高い場合、所定のゲート電圧では十分な電流
駆動能力が得られず、信号遅延による動作不良の原因となるからである。図１７に示され
る従来例の特性おいては、高電圧駆動ｐチャネルＴＦＴでは、しきい値電圧が０Ｖと高い
ため、０レベル信号時の漏れ電流が大きくなり、一方高電圧駆動ｎチャネルＴＦＴでは、
しきい値電圧が６Ｖと高いため、駆動電流の不足の恐れが生じる。
【０００７】
高電圧駆動ＴＦＴのしきい値電圧が高くなる（正側に移動する）原因は、高電圧駆動Ｔ
ＦＴのゲート絶縁膜中の汚染および高電圧駆動ＴＦＴのチャネル領域の結晶欠陥により、
禁制帯に生じた再結合中心によりキャリアが捕獲されるためである。その理由は、低電圧
駆動ＴＦＴのゲート電極のエッチングの残りによる汚染と、低電圧駆動ＴＦＴのゲート電
極をドライエッチングにより、オーバーエッチングしたときに生じるゲート絶縁膜へのプ
ラズマダメージと、ソース・ドレイン領域への注入不純物の活性化工程におけるレーザ光
、もしくはランプ光等の光照射によって、低電圧駆動ＴＦＴのゲート電極で覆われた領域
以外の多結晶シリコン表面に結晶欠陥が生じることによる。すなわち、両チャネル型の高
電圧駆動ＴＦＴのしきい値電圧が低電圧駆動ＴＦＴのそれに対して高くなるという問題は
、図１６に示される、絶縁性基板上に島状多結晶シリコン膜３を設け、その上に第１のゲ
ート絶縁膜、低電圧駆動ＴＦＴのゲート電極、第２のゲート絶縁膜および高電圧駆動ＴＦ
Ｔのゲート電極を順次形成した薄膜半導体装置に特有のものである。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、工
程数を大幅に増やすことなく、異なるゲート絶縁膜厚を有する複数のＴＦＴがそれぞれ適
切なしきい値電圧を有したものとすることができるようにすることにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明によれば、膜厚の薄い第１種ゲート絶縁膜を挟んで
ゲート電極と半導体薄膜とが対向している低電圧駆動薄膜トランジスタと、前記第１種ゲ
ート絶縁膜より膜厚の厚い第２種ゲート絶縁膜を挟んでゲート電極と半導体薄膜とが対向
している高電圧駆動薄膜トランジスタとが絶縁性基板上に配置されている薄膜半導体装置
において、高電圧駆動薄膜トランジスタは、同極性の低電圧駆動薄膜トランジスタに対し
て、ゲート絶縁膜の膜厚、材料、電荷密度を同一と仮定した場合に、しきい値電圧が低下
するように調整されていることを特徴とする薄膜半導体装置、が提供される。
【０００９】
そして、好ましくは、前記高電圧駆動薄膜トランジスタのチャネル領域の不純物ドーピ
ングは、ｐ型不純物濃度を正値で表現しｎ型不純物濃度を負値で表現すると、前記低電圧
駆動薄膜トランジスタのチャネル領域の不純物ドーピングより負側に調整されている。あ
るいは、前記高電圧駆動薄膜トランジスタのゲート電極材料は、その仕事関数が前記低電
圧駆動薄膜トランジスタのゲート電極材料のそれより小さくなるように選定されている。
また、好ましくは、前記高電圧駆動薄膜トランジスタのゲート電極材料とそのチャネル
領域の不純物ドーピングは、前記低電圧駆動薄膜トランジスタのゲート電極材料とそのチ
ャネル領域の不純物ドーピングに対して、ゲート絶縁膜の膜厚、材料、電荷密度を同一と
仮定した場合に、しきい値電圧が低下するように調整されている。
【００１０】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、低電圧駆動薄膜トランジスタ用の
ゲート電極を形成する工程と高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程
との間に、低電圧駆動薄膜トランジスタ形成領域および高電圧駆動薄膜トランジスタ形成
領域の前記半導体薄膜にｎ型のドーパントを導入する工程が付加されることを特徴とする
薄膜半導体装置の製造方法、が提供される。
【００１１】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成
する工程と低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、低電圧
駆動薄膜トランジスタ形成領域に開口を有するマスクを介して半導体薄膜にｐ型のドーパ
ントを導入する工程が付加されることを特徴とする薄膜半導体装置の製造方法、が提供さ
れる。
【００１２】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成
する工程と低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、高電圧
駆動薄膜トランジスタ形成領域に開口を有するマスクを介して半導体薄膜にｎ型のドーパ
ントを導入する工程が付加されることを特徴とする薄膜半導体装置の製造方法、が提供さ
れる。
【００１３】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、前記低電圧駆動薄膜トランジスタ
用のゲート電極材料の仕事関数は前記高電圧駆動薄膜トランジスタ用のゲート電極材料の
仕事関数より大きいことを特徴とする薄膜半導体装置の製造方法、が提供される。
【００１４】
従来方法で高電圧駆動および低電圧駆動ＴＦＴを形成した場合の、ｎチャネル型の場合
にもｐチャネル型の場合にも高電圧駆動ＴＦＴのしきい値電圧が低電圧駆動ＴＦＴそれよ
り高くなるという課題は、本発明者により初めて見出されたものである。この課題を解決
するため、本発明の薄膜半導体装置においては、高電圧駆動ＴＦＴは、同極性の低電圧駆
動ＴＦＴに対して、同じゲート絶縁膜を有するという条件の下では、しきい値電圧が低く
なるように調整される。すなわち、しきい値電圧が負側に移動するように調整される。し
きい値電圧を移動させる手段としてはいくつかの手法が考えられるが、現実的な手段とし
ては、チャネル領域のドーピングを調整する、ゲート電極材料を選択する、の二つの方法
が挙げられる。ここで、これらの方法により、しきい値電圧を調整することができる原理
について説明する。
【００１５】
第１の手法として、チャネル領域にイオン注入することによるしきい値電圧制御につい
て説明する。ＴＦＴのしきい値電圧Ｖthは、次の（１）式で近似される。
Ｖth＝Φm−Φs±２φb±（４ＥoＥsｑＮφb）１／２/Ｃox±ｑｎα/Ｃox・・・（１）
但し、Φm：ゲート電極の仕事関数、Φs：活性層（チャネル領域）の仕事関数、φb＝ｋ
Ｔ／ｑｌｎ（Ｎ／Ｎi）、Ｎ＝ｎα／ｔs、ｑ：電子の電荷、Ｃox＝ＥoＥox／ｔox、ｔs：
半導体薄膜の膜厚、ｔox：ゲート絶縁膜厚、Ｅo：真空の誘電率、Ｅs：シリコンの比誘電
率、Ｅox：ＳｉＯ２の比誘電率、n：チャネル実ドーズ量(単位面積濃度)、α：ドーパン
トの活性化率、Ｎi：真性Ｓｉの不純物濃度、である。なお、（１）式において、±の符
号は、チャネルドーズ不純物がアクセプタの場合は正、ドナーの場合は負となる。
（１）式に基づき、チャネルを構成する半導体領域への不純物実注入量を変数ｎとして
導いた、しきい値電圧の変化量：ΔＶthは、図１のグラフのように示される。図１（ａ）
に示すように、Ｂを例とするアクセプタの場合、注入量が増加するにつれて、しきい値電
圧が正の方向に調整される。これは主に、数式（１）の第５項である＋ｑｎα／Ｃoxの寄
与による。この原理は、負にイオン化したアクセプタイオンにより、チャネル領域に正電
荷＋ｑｎαが生じると共に、ゲート絶縁膜容量Ｃoxを通じて、ゲート電極側に負電荷−ｑ
ｎαが生じた結果、これらの電荷を打ち消すためには、ゲート電極に＋ｑｎα／Ｃoxの電
圧を印加する必要があるためである。また、図１（ｂ）に示すように、燐（Ｐ）を例とす
るドナーの場合、注入量が増加するにつれて、しきい値電圧が負の方向に移動する。これ
は、ドナーの場合、アクセプタの場合とは逆に正にイオン化したドナーイオンにより、チ
ャネル領域に負電荷−ｑｎαが生じると共に、ゲート絶縁膜容量Ｃoxを通じて、ゲート電
極側に正電荷＋ｑｎαが生じることによる。また、図１（ａ）、（ｂ）いずれについても
、ゲート絶縁膜が厚くなるにつれて、一定の不純物注入量に対してしきい値電圧の変化が
大きくなることがわかる。例えば、ゲート絶縁膜厚が１５０ｎｍの場合、しきい値電圧を
−３Ｖ調整するために、６．０ｘ１０１１ｃｍ−２のドナー（Ｐ）の注入量を必要とする
。
【００１６】
次に、低電圧駆動ＴＦＴのゲート電極の仕事関数より、高電圧駆動ＴＦＴのゲート電極
の仕事関数を低くすることによって、高電圧駆動ＴＦＴのしきい値電圧を低下させること
ができる原理について説明する。図２〜図４は、この原理を説明するためのＭＯＳ構造の
エネルギーバンド図である。図２〜図４において、（ａ）はゲート電極に仕事関数の小さ
い材料としてＡｌ（仕事関数Φm＝４．１ｅＶ）を用いた場合を示し、（ｂ）はゲート電
極に仕事関数の大きい材料としてＣｒ（仕事関数Φm＝４．６ｅＶ）を用いた場合を示す
。また、図２はゲート電圧無印加状態（接合状態）を、図３はフラットバンド状態を、図
４はしきい値電圧印加状態を、それぞれ示す。チャネル領域をｐ型Ｓｉ（仕事関数Φs＝
４．９ｅＶ）とするｎチャネルトランジスタにおいて、ゲート電極に電圧を印加していな
い状態では、チャネル領域のフェルミ準位と、ゲート電極のフェルミ準位が一致するので
、ゲート電極の仕事関数とチャネル領域の仕事関数との大小関係が、Φm＜Φsとなる場合
、図２の各々のゲート電極とチャネル領域の仕事関数差に応じて、チャネル領域Ｓｉのエ
ネルギーバンドが下に曲がるとともに、チャネル領域Ｓｉ表面近傍に弱い反転層が形成さ
れる。このとき、活性層とゲート電極との仕事関数差が大きいほど、換言すればゲート電
極の仕事関数が小さいほど、エネルギーバンドの曲がりが大きく、チャネル領域表面近傍
の電子濃度が高くなる。
【００１７】
図２に示す、少数キャリア（電子）による反転層が形成された状態から、電子を半導体
側に追いやるためには、チャネル領域のエネルギーバンドをフラットな状態にする必要が
ある。図３に示すように、このとき、ゲート電極に印加する負の電圧は、仕事関数差に一
致している。すなわち、このとき必要なゲート電圧が、フラットバンド電圧：Ｖｆｂ（＝
Φｍ−Φｓ）である。図２および反転層が強く現れた状態であるしきい値電圧印加状態（
図４）から分かるように、ゲート電極の仕事関数が大きいほど、フラットバンド電圧Ｖｆ
ｂおよびしきい値電圧Ｖｔｈが高くなる（正側に移動する）。
図２〜図４は、ｎチャネル型の場合について説明する図であるが、ｐチャネルの場合に
ついても、同様に説明することができ、ｐチャネルの場合もゲート電極の仕事関数が大き
いほど、フラットバンド電圧Ｖｆｂおよびしきい値電圧Ｖｔｈが高くなる（正側に移動す
る）。
さらに、ゲート電極の仕事関数Φmと、しきい値電圧の変化量：ΔＶｔｈとの定量的関
係を図５のグラフに示す。同図において、ΔＶｔｈは、ｎ＋Ｓｉを基準としてそれからの
変化量を示す。同図より、ゲート電極の仕事関数が高くなるにつれて、ΔＶｔｈが正の方
向に高くなるので、ゲート電極の材料により、しきい値電圧の制御が可能であることが分
かる。
【発明の効果】
【００１８】
本発明によれば、高電圧駆動ＴＦＴのしきい値電圧は、チャネルドーピングの調整やゲ
ート電極材料の選定により、ゲート絶縁膜が同じであるという条件化では、低電圧駆動Ｔ
ＦＴのしきい値電圧より低くなるように調整される。これにより、０に近い値に形成され
ていたｐチャネル型の高電圧駆動ＴＦＴのしきい値電圧をより低い、換言すればより０か
ら離れた値に形成することができ、また、高過ぎる値に形成されていたｎチャネル型の高
電圧駆動ＴＦＴのしきい値電圧をより低い、換言すればより０に近い値に形成することが
できる。すなわち、これにより、従来の薄膜半導体装置において問題となった、ｐチャネ
ルおよびｎチャネル型の両方の高電圧駆動ＴＦＴのしきい値電圧が低電圧駆動ＴＦＴのし
きい値電圧より高く形成されるという不都合を解消することができる。したがって、本発
明によれば、高電圧駆動ＴＦＴのしきい値電圧が、0に近すぎたり0から離れすぎたりする
問題を解決して、待機時の消費電流の増大を防止すると共に駆動電流の不足による信号遅
延を抑制することが可能になる。
また、本発明の手法は、従来の製造方法に格別な変更を加えるものではなく、チャネル
ドーピングやゲート電極材料の選択を変更するだけなので、本発明によれば、製造コスト
の格別な増大を招くことなく所望のしきい値電圧を有する低電圧駆動／高電圧駆動混載Ｔ
ＦＴ構造を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】数式から求めた活性層へのイオン注入量としきい値電圧の変化量の関係を示す図。
【図２】MOS構造のエネルギーバンド図（その１）。
【図３】MOS構造のエネルギーバンド図（その２）。
【図４】MOS構造のエネルギーバンド図（その３）。
【図５】ゲート電極材料の仕事関数としきい値電圧の変化量の関係を示す図。
【図６】本発明の第１の実施の形態を示す断面図と不純物濃度の説明図。
【図７Ａ】本発明の実施例１の製造工程を説明する断面図（その１）。
【図７Ｂ】本発明の実施例１の製造工程を説明する断面図（その２）。
【図７Ｃ】本発明の実施例１の製造工程を説明する断面図（その３）。
【図８】本発明の効果を示すＩｄ−Ｖｇ特性図。
【図９Ａ】本発明の実施例２の製造工程を説明する断面図（その１）
【図９Ｂ】本発明の実施例２の製造工程を説明する断面図（その２）
【図１０】本発明の第２の実施の形態を示す断面図。
【図１１】本発明の実施例５の構成を示す断面図。
【図１２】本発明のＬＤＤ構造の高電圧駆動ＴＦＴを有する薄膜半導体装置の製造方法の一例を示す工程順の断面図（その１）。
【図１３】本発明のＬＤＤ構造の高電圧駆動ＴＦＴを有する薄膜半導体装置の製造方法の一例を示す工程順の断面図（その２）。
【図１４】本発明の第１の実施の形態の変更例を示す断面図。
【図１５】本発明の低電圧駆動ＴＦＴと高電圧駆動ＴＦＴを混載したアクティブマトリクス基板の平面図。
【図１６】従来例の断面図。
【図１７】従来例のＩｄ−Ｖｇ特性図。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図６（ａ）は、本発明の第1の実施の形態を示す断面図である。同図に示されるように
、本発明による薄膜半導体装置は、絶縁性基板１上に、両方のチャネル型の低電圧駆動Ｔ
ＦＴおよび高電圧駆動ＴＦＴが形成されたものである。すなわち、絶縁性基板１上には、
各トランジスタの活性領域となる島状多結晶シリコン膜３がそれぞれ孤立して設けられて
おり、各島状多結晶シリコン膜３上には、第１のゲート絶縁膜４を介して低電圧駆動ＴＦ
Ｔ用のゲート電極５が形成され、また、第１および第２のゲート絶縁膜４、６を介して高
電圧駆動ＴＦＴ用のゲート電極７が形成されている。
低電圧駆動および高電圧駆動ｎチャネルＴＦＴの島状多結晶シリコン膜３にはｎ型不純
物が高濃度にドープされたソース・ドレイン領域３ｎが形成されており、また低電圧駆動
および高電圧駆動ｐチャネルＴＦＴの島状多結晶シリコン膜３にはｐ型不純物が高濃度に
ドープされたソース・ドレイン領域３ｐが形成されている。そして、それらのソース・ド
レイン領域に挟まれたチャネル領域は、低電圧駆動ＴＦＴの場合には、アクセプタを比較
的多く含み得るアクセプタ増強領域３ａとなされており、また高電圧駆動ＴＦＴの場合に
は、ドナーを比較的多く含み得るドナー増強領域３ｂとなされている。ここで、アクセプ
タ増強領域３ａとドナー増強領域３ｂの意味は、相対的なものであって現実にアクセプタ
やドナーを多く含むという意味ではない。このことを図６（ｂ）を参照して説明する。図
６（ｂ）は、ノンドープの状態を０とし、ｎ型ドーパントの濃度を負値でまたｐ型ドーパ
ントの濃度を正値で目盛る座標軸である。ある領域の不純物ドーピング状態は、この座標
軸の一点で示すことができる。ｎ型ドーパントとｐ型ドーパントの両方が含まれる領域に
ついてはｐ型ドーパントの濃度からｎ型ドーパントの濃度を引いた値を座標軸上に表す。
この座標軸において、アクセプタ増強領域３ａの不純物ドーピング状態は、ドナー増強領
域３ｂのそれよりも右側（正側）に位置しているということである。すなわち、領域３ａ
、３ｂは、それぞれアクセプタのみあるいはドナーのみを含む領域であっても両方を含む
領域であってもよく、ただ図６（ｂ）の座標軸上で差があればよいということである。
低電圧駆動のｎチャネルＴＦＴとｐチャネルＴＦＴとのチャネル領域のドーピング状態
は必ずしも一致している必要はなく、また高電圧駆動のｎチャネルＴＦＴとｐチャネルＴ
ＦＴとのチャネル領域のドーピング状態も必ずしも一致している必要はない。要は、高電
圧駆動ｎチャネルＴＦＴのチャネル領域のドーピング状態が低電圧駆動ｎチャネルＴＦＴ
のチャネル領域のそれより図６（ｂ）の座標軸において左側に存在し、高電圧駆動ｐチャ
ネルＴＦＴのチャネル領域のドーピング状態が低電圧駆動ｐチャネルＴＦＴのチャネル領
域のそれより同座標軸において左側に存在していればよいのである。
【００２１】
島状多結晶シリコン膜３を形成するための多結晶シリコン膜は、絶縁性基板上に直接成
膜することもできる。しかし、耐熱性に劣る基板上に高品質の多結晶シリコン膜を形成す
るには、まず絶縁性基板上に非晶質シリコン膜を形成しこれをアニーリングして多結晶化
するのがよい。ドープト非晶質シリコン膜を形成するとき、不純物、例えばＢをドーピン
グしつつ成膜して、図６（ｃ）に示すように、絶縁性基板１上に直接ｐ導電型の非晶質シ
リコン膜３Ａを形成することができる。あるいは、図６（ｄ１）に示すように、絶縁性基
板１上に、まずノンドープの非晶質シリコン膜３Ａ’を形成し、次いで、図６（ｄ２）に
示すように、不純物、例えばＢをドープしてｐ導電型の非晶質シリコン膜３Ａを形成する
を形成するようにしてもよい。多結晶化の方法としては、公知の手段のいずれも用いるこ
とができるが、特にレーザアニール法を有利に採用することができる。
【００２２】
ソース・ドレイン領域の形成方法としては、低電圧駆動ＴＦＴと高電圧駆動ＴＦＴの両
方に自己整合法を採用することができるが、低電圧駆動ＴＦＴのみに自己整合法を採用す
ることもできる。この場合、低電圧駆動ｎチャネルＴＦＴのソース・ドレイン領域３ｎを
形成する際に、レジストマスクを介して高電圧駆動ｎチャネルＴＦＴのソース・ドレイン
領域を同時に、また低電圧駆動ｐチャネルＴＦＴのソース・ドレイン領域３ｐを形成する
際に、レジストマスクを介して高電圧駆動ｐチャネルＴＦＴのソース・ドレイン領域を同
時に形成することが望ましい。また、低電圧駆動および高電圧駆動ＴＦＴの両方のソース
・ドレイン領域を自己整合法により形成する場合には、ゲート電極５を形成した後にこれ
をマスクとして低電圧駆動ＴＦＴのソース・ドレイン領域を形成し、ゲート電極７を形成
した後にこれをマスクとして高電圧駆動ＴＦＴのソース・ドレイン領域を形成するように
すればよい。あるいは、ゲート電極５およびゲート電極７を形成した後に、両ゲート電極
をマスクとして低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのソース・ドレイン領域を同時
に形成するようにすることもできる。また、低電圧駆動および高電圧駆動ＴＦＴの両方の
ソース・ドレイン領域を自己整合法によることなく形成する場合には、第１のゲート絶縁
膜４の形成前または後に、それぞれレジストマスクを介して低・高電圧駆動ＴＦＴのソー
ス・ドレイン領域３ｎと低・高電圧駆動ＴＦＴのソース・ドレイン領域３ｐとを形成する
。
【００２３】
ソース・ドレイン領域を形成するための不純物ドーピングを行った後の活性化処理は、
レーザ光あるいはランプ光を用いた光照射法を用いるのがよい。また、高温熱処理から、
ＴＦＴのゲート電極を保護することを目的として、低電圧駆動ＴＦＴのゲート電極に用い
る材料に応じて、電気炉による熱活性化法、高温窒素吹き付けによる短時間熱活性化法な
どの手法を選択してもよい。活性化処理時に、ゲート電極が露出している場合には、ゲー
トをＳｉＯ２のゲートカバー膜で覆って活性化処理を行うとよい。
【００２４】
チャネル領域に対する不純物ドープは、全多結晶シリコン膜に対するドーピングと高電
圧駆動（または低電圧駆動）ＴＦＴのチャネル領域に対する選択的なドーピングとがある
。全多結晶シリコン膜にドーピングを行う場合には、成膜時にドーピングを行うことがで
き、また成膜後にドーピングを行うのであれば、シリコンの成膜後であってゲート電極材
料の成膜前の適宜時点においてイオン注入などの方法により行うことができる。また、高
電圧駆動ＴＦＴまたは低電圧駆動ＴＦＴのいずれかのチャネル領域をノンドープとするの
であれば、全多結晶シリコン膜を対象とするドーピングは省略される。
低電圧駆動ＴＦＴ用の島状多結晶シリコン膜３に選択的に不純物（この場合はアクセプ
タが用いられる）をドープする場合には、シリコンの成膜後であってゲート電極５の電極
材料の成膜前の適宜時点において、高電圧駆動ＴＦＴ用の島状多結晶シリコン膜上をレジ
ストマスクで覆った状態で、イオン注入などの方法によりイオンドーピングを行う。また
、高電圧駆動ＴＦＴ用の島状多結晶シリコン膜３に選択的に不純物（この場合はドナーが
用いられる）をドープする場合には、シリコンの成膜後であってゲート電極７の電極材料
の成膜前の適宜時点において、イオン注入などの方法によりイオンドーピングを行うこと
ができる。この場合、ゲート電極５の形成前であれば、低電圧駆動ＴＦＴ用の島状多結晶
シリコン膜上をレジストマスクで覆った状態で、不純物ドーピングを行い、ゲート電極５
の形成後であれば、これをマスクとして（換言すればマスクレスで）不純物ドーピングを
行うことができる。
【実施例１】
【００２５】
図７Ａ（ａ）〜図７Ｃ（ｉ）は、本発明の実施例１の薄膜半導体装置の製造工程を示す
工程順の断面図である。まず、図７Ａ（ａ）に示すように、絶縁性基板１上に、アンダー
コート層２となる酸化膜をプラズマＣＶＤ（ＰＣＶＤ）法により、１００ｎｍの膜厚で形
成した。このアンダーコート層２は、ガラス基板１から多結晶シリコン膜にナトリウム等
の不純物が拡散するのを防止する効果がある。多結晶シリコン膜の前駆体となる非晶質シ
リコン（ａ−Ｓｉ）膜３Ａを、ＰＣＶＤ法を用いて４０ｎｍの膜厚に形成した。ａ−Ｓｉ
膜３Ａ成膜後、ＰＣＶＤ成膜中にａ−Ｓｉ膜中に含まれた水素を除去するため、４５０℃
３０分間の熱処理を行った。次に、ａ−Ｓｉ膜３Ａ全領域に、イオン注入法を用い、ド
ーズ量：１．０ｘ１０１２ｃｍ‐２、加速電圧：１０ｋｅＶの条件でＢのチャネルドーピ
ングを行った。ここでは、Ｂのドーズを、１．０ｘ１０１２ｃｍ‐２としたものの、設定
しようとするしきい値電圧とゲート絶縁膜厚により、図１（ａ）の関係を参照して、１．
０ｘ１０１１〜２．０ｘ１０１２ｃｍ‐２の範囲で設定するのがよい。
【００２６】
その後、図７Ａ（ｂ）に示すように、チャネルドーピングのなされたａ−Ｓｉ膜３Ａを
、エキシマレーザ光を用いてアニール（ＥＬＡ）することにより結晶化し、多結晶シリコ
ン膜（poly-Ｓｉ膜）３Ｂを形成した。ＥＬＡ照射直後、薄膜シリコンが溶融し液相状態
になるため、ドーパントは極短時間の間に拡散し、膜厚方向に均一に分布するようになる
。このＥＬＡ照射において、ラインビームを一軸方向にスキャンした。照射強度は、３５
０ｍＪ／ｃｍ２、ビームの重ね率は、９５％である。
次に、図７Ａ（ｃ）に示すように、poly-Ｓｉ膜３Ｂをアイランド形状にエッチングす
ることにより、低電圧駆動ｎチャネルＴＦＴ、低電圧駆動ｐチャネルＴＦＴ、高電圧駆動
ｎチャネルＴＦＴ、高電圧駆動ｐチャネルＴＦＴの４種類の島状多結晶シリコン膜３を形
成した。
次に、図７Ｂ（ｄ）に示すように、低電圧駆動ＴＦＴのゲート絶縁膜となる第１のゲー
ト絶縁膜４を、ＰＣＶＤ法によりＳｉＯ２膜を膜厚５０ｎｍに堆積して形成した。ゲート
の駆動電圧が３．３〜１０Ｖであれば、第１のゲート絶縁膜４の膜厚は、２０〜１００ｎ
ｍとするのが好適である。続いて、ＰＣＶＤ法により、ｎ＋型の多結晶シリコンを膜厚２
５０ｎｍに堆積した後、選択的にエッチングして低電圧駆動ＴＦＴのゲート電極５を形成
した。低電圧駆動ＴＦＴのドレイン耐圧の要求値が、３．３〜１０Ｖと低いため、そのチ
ャネル長は４．０μｍと短くした。
【００２７】
次に、図７Ｂ（ｅ）に示すように、ｐチャネルＴＦＴの全領域上と高電圧駆動ｎチャネ
ルＴＦＴのチャネル領域上をレジストパターン１０ａにて覆った後、Ｐイオンを注入して
ｎチャネルＴＦＴのソース・ドレイン領域３ｎを形成する。Ｐのドーズ量は、１．０ｘ１
０１５ｃｍ‐２とし、加速電圧を、２０ｋｅＶとした。形成されたソース・ドレイン領域
３ｎに挟まれた島状多結晶シリコン膜の領域が、低電圧駆動ｎチャネルＴＦＴのＢドープ
チャネル領域３ｄとなる。続いて、図７Ｂ（ｆ）に示すように、全てのｎチャネルＴＦＴ
の形成領域上と高電圧駆動ｐチャネルＴＦＴのチャネル領域上をレジストパターン１０ｂ
にて覆った後、このレジストパターンと低電圧駆動ｐチャネルＴＦＴのゲート電極５をマ
スクとして、Ｂイオンを注入してｐチャネルＴＦＴのソース・ドレイン領域３ｐを形成す
る。このとき、Ｂの注入量を、１．０ｘ１０１５ｃｍ‐２とし、また加速電圧を、４０ｋ
ｅＶとした。形成されたソース・ドレイン領域３ｐに挟まれた島状多結晶シリコン膜３の
領域が、低電圧駆動ｐチャネルＴＦＴのＢドープチャネル領域３ｄとなる。なお、ソース
・ドレイン領域の形成工程において、ｎチャネルＴＦＴとｐチャネルＴＦＴに対するソー
ス・ドレイン領域形成用のドーピングの順番は逆であってもよい。
【００２８】
続いて、図７Ｃ（ｇ）に示すように、フォトリソグラフィを用いずに低電圧駆動ＴＦＴ
のゲート電極５をマスクとして、高駆動電圧ｎチャネルＴＦＴと高駆動電圧ｐチャネルＴ
ＦＴのチャネル領域に対して、低濃度にＰのドーピングを行い、高駆動電圧ＴＦＴのＢ＆
Ｐドープチャネル領域３ｅを形成した。ここでは、Ｐの注入量を、８．０ｘ１０１１ｃｍ
−２とした。続いて、エキシマレーザ光の光照射により、注入ドーパントの活性化を行っ
た。その後、デバイスの信頼性を向上させるため、水素化処理を行った。
【００２９】
次に、図７Ｃ（ｈ）に示すように、ＰＣＶＤ法を用いて、第２のゲート絶縁膜６となる
ＳｉＯ２膜を膜厚１００ｎｍに堆積した後、ｎ＋型のポリシリコンを２５０ｎｍの膜厚に
堆積し、フォトリソグラフィ法およびドライエッチング法を用いてこれをパターニングし
て、高電圧駆動ＴＦＴのゲート電極７を形成した。高電圧駆動ＴＦＴのドレイン耐圧の要
求値が、４０Ｖと高いため、そのチャネル長は、２０μｍと長くした。４０Ｖに対するゲ
ート絶縁膜の信頼性を確保するため、高電圧駆動ＴＦＴのゲート絶縁膜を１５０ｎｍと厚
くした。
続いて、図７Ｃ（ｉ）に示すように、島状多結晶シリコン膜３上のＳｉＯ２の全体の膜
厚が５００ｎｍとなるように、層間絶縁膜８となるＳｉＯ２膜をＰＣＶＤ法により膜厚３
００ｎｍに成膜した。次に、ソース・ドレイン領域上にコンタクトホールを開設し、スパ
ッタ法によりＳｉ含有Ａｌを４００ｎｍの膜厚に堆積した後、これをパターニングして電
極９を形成した。シリコンを微量に含んだアルミニウムには、多結晶シリコンとのコンタ
クト抵抗を低減させる効果がある。
その後、必要に応じて、さらに層間膜、配線、電極等を形成する。また、基板上にＴＦ
Ｔを高密度に集積する場合は、多層配線構造とするのがよい。
【００３０】
このようにして作製された低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのＩｄ−Ｖｇ特性
を図８に示す。同図に示されるように、しきい値電圧は、ｎチャネルＴＦＴについては、
低電圧駆動ＴＦＴが+１Ｖ、高電圧駆動ＴＦＴが+３Ｖであった。また、ｐチャネルＴＦＴ
については、低電圧駆動ＴＦＴが‐１Ｖ、高電圧駆動ＴＦＴが−３Ｖであった。ゲート絶
縁膜の厚さが等しいｎチャネルＴＦＴ、ｐチャネＴＦＴルとで、対称にそろったＩｄ−Ｖ
ｇ特性が得られた。
【実施例２】
【００３１】
図９Ａ（ａ）〜図９Ｂ（ｆ）は、本発明の実施例２の薄膜半導体装置の製造工程を示す
工程順の断面図である。図９Ａ、Ｂにおいて、実施例１の図７Ａ〜Ｃの部分と共通する部
分には同一の参照符号を付し、その説明は適宜省略する。
図９Ａ（ａ）に示すように、実施例１と同様の方法により、絶縁性基板１上にアンダー
コート層２を形成し、その上に膜厚４０ｎｍのａ−Ｓｉ膜３Ａを形成した。続いて、図９
Ａ（ｂ）に示すように、ａ−Ｓｉ膜３Ａ上に、低電圧駆動ＴＦＴ形成領域上に開口を設け
たレジストパターン１０ｃを形成し、Ｂを、ドーズ量：１．０ｘ１０１２ｃｍ−２、加速
電圧：１０ｋｅＶの条件でイオン注入して、ノンドープのａ−Ｓｉ膜３ＡにＢドープ領域
１１を形成した。
【００３２】
レーザアニールによりａ−Ｓｉ膜３Ａを結晶化した後、図９Ａ（ｃ）に示すように、多
結晶シリコン膜をエッチングして島状多結晶シリコン膜３を形成した。
ＳｉＯ２膜からなる膜厚５０ｎｍの第１のゲート絶縁膜４を形成し、その上にｎ＋型の
多結晶シリコン膜からなる膜厚２５０ｎｍのゲート電極５を形成した後、図９Ｂ（ｄ）に
示すように、ｐチャネルＴＦＴの全領域上と高電圧駆動ｎチャネルＴＦＴのチャネル領域
上をレジストパターン１０ａにて覆い、これとゲート電極５をマスクとしてＰを注入して
ｎチャネルＴＦＴのソース・ドレイン領域３ｎを形成した。ソース・ドレイン領域３ｎ間
に挟まれた多結晶シリコン膜が、低電圧駆動ｎチャネルＴＦＴのＢドープチャネル領域３
ｄと高電圧駆動ｎチャネルＴＦＴのノンドープチャネル領域３ｆとなる。続いて、図９Ｂ
（ｅ）に示すように、全てのｎチャネルＴＦＴの形成領域上と高電圧駆動ｐチャネルＴＦ
Ｔのチャネル領域上をレジストパターン１０ｂにて覆い、このレジストパターンとゲート
電極５をマスクとして、Ｂイオンを注入してｐチャネルＴＦＴのソース・ドレイン領域３
ｐを形成した。形成されたソース・ドレイン領域３ｐ間に挟まれた多結晶シリコン膜が低
電圧駆動ｐチャネルＴＦＴのＢドープチャネル領域３ｄと高電圧駆動ｐチャネルＴＦＴの
ノンドープチャネル領域３ｆとなる。
その後、図９Ｂ（ｆ）に示すように、膜厚１００ｎｍの第２のゲート絶縁膜６を形成し
、その上にｎ＋型の多結晶シリコン膜からなる膜厚２５０ｎｍの高電圧駆動ＴＦＴのゲー
ト電極７を形成し、更にその上に層間絶縁膜８を形成した後、コンタクトホールを開口し
電極９を形成した。
【００３３】
本実施例では、Ｂイオンのドーズを、１．０ｘ１０１２ｃｍ−２としたが、設定しよう
とするしきい値電圧とゲート絶縁膜厚より、図１（ａ）の関係を参照して、１．０ｘ１０
１１〜２．０ｘ１０１２ｃｍ−２の範囲で適宜に設定することができる。
また、実施例２では、高電圧駆動ＴＦＴのチャネル領域をノンドープとしたが、回路の
しきい値電圧の要求に応じて、低電圧駆動ＴＦＴでのドーズ量以下の、１．０ｘ１０１１
〜２．０ｘ１０１２ｃｍ−２の範囲で、Ｂイオンの注入を行ってもよい。このイオン注入
は、低電圧駆動ＴＦＴ形成領域をマスクで覆って行うこともできるが、マスクレスで行う
こともできる。
更に、回路のしきい値電圧値の要求に応じて、ｐチャネル型の低電圧駆動ＴＦＴおよび
高電圧駆動ＴＦＴの両方のチャネル領域に、Ｐのチャネル注入により、しきい値電圧を負
の方向に調整してもよい。これは、例えば低電圧駆動ｐチャネルＴＦＴと高電圧駆動ｐチ
ャネルＴＦＴのチャネル領域に開口を設けたレジストパターンを形成し、これをマスクと
してＰイオンの注入を行えばよい。イオン注入法で導入するＰのドーズは、設定しようと
するしきい値電圧によっても変わるものの、一例として１．０ｘ１０１２ｃｍ−２、加速
電圧：７０ｋｅＶが挙げられる。
【実施例３】
【００３４】
実施例２の図９Ａ（ａ）に示すように、ａ−Ｓｉ膜３Ａを形成した後、図９Ａ（ｂ）に
示すように、低電圧駆動ＴＦＴ形成領域上に開口を設けたレジストパターン１０ｃを形成
し、Ｂを、ドーズ量：１．０ｘ１０１２ｃｍ−２、加速電圧：１０ｋｅＶの条件でイオン
注入して、低電圧駆動ＴＦＴ形成領域にＢドープ領域を形成した。続いて、高電圧駆動Ｔ
ＦＴ形成領域上に開口を設けたレジストパターン〔図示なし、図９Ａ（ｂ）と逆パターン
のレジスト膜〕を形成し、Ｐを、ドーズ量：１．０ｘ１０１１ｃｍ−２、加速電圧：８０
ｋｅＶの条件でイオン注入して、高電圧駆動ＴＦＴ形成領域にＰドープ領域を形成した。
その後、低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのゲート電極材料にアルミニウムを用
い、実施例２と同様の工程を経て薄膜半導体装置の製造した。
本実施例によれば、高電圧駆動ＴＦＴのチャネルドープを最小限に抑えることができる
ので、ソース・ドレイン間のキャリアの散乱を抑制することができる。
【実施例４】
【００３５】
実施例２の図９Ａ（ａ）に示すように、ａ−Ｓｉ膜３Ａを形成した後、マスクを介す
ることなく、Ｂを、ドーズ量：１．０ｘ１０１２ｃｍ−２、加速電圧：１０ｋｅＶの条件
でイオン注入して、全ａ−Ｓｉ膜３ＡをＢドープ領域とした。その後、結晶化、島領域に
パターニング、第１のゲート絶縁膜（膜厚５０ｎｍ）の形成、低電圧駆動ＴＦＴのゲート
電極（Ａｌ）の形成、の各工程を経て、図７Ｂ（ｄ）に示す状態に加工し、その状態で、
Ｐを、ドーズ量：２．０ｘ１０１２ｃｍ−２、加速電圧：８０ｋｅＶの条件でイオン注入
して、高電圧駆動ＴＦＴ形成領域の島状多結晶シリコン膜をＢ＆Ｐドープ領域とした。そ
の後、ｐチャネル型ＴＦＴのソース・ドレイン領域およびｎチャネル型ＴＦＴのソース・
ドレイン領域をフォトリソグラフィ法およびイオン注入法を用いて形成し、続いて、第２
のゲート絶縁膜（膜厚１５０ｎｍ）および高電圧駆動ＴＦＴゲート電極（Ａｌ）を形成し
た。
本実施例では、高電圧駆動ＴＦＴのゲート絶縁膜の膜厚が、２００（５０＋１５０）ｎ
ｍと厚くなったが、高いドーズ量でＰイオンをチャネルドープすることにより、ｐチャネ
ル型およびｎチャネル型の両方の高電圧駆動ＴＦＴのしきい値電圧を低く抑えることがで
きた。
【００３６】
図１０は、本発明の第２の実施の形態を示す断面図である。本実施の形態においては、
第１の実施の形態の場合とは異なって、低電圧駆動ＴＦＴと高電圧駆動ＴＦＴとのチャネ
ルドーピングは等しくしてあり、その代わりに低電圧駆動ＴＦＴと高電圧駆動ＴＦＴとで
仕事関数の異なる材料を用いてゲート電極を形成している。図１０に示されるように、絶
縁性基板１上には、各トランジスタの活性領域となる島状多結晶シリコン膜３がそれぞれ
孤立して設けられており、各島状多結晶シリコン膜３上には、第１のゲート絶縁膜４を介
して低電圧駆動ＴＦＴ用の高仕事関数材料ゲート電極５ａが形成され、また、第１および
第２のゲート絶縁膜４、６を介して高電圧駆動ＴＦＴ用の低仕事関数材料ゲート電極７ａ
が形成されている。
低電圧駆動および高電圧駆動ｎチャネルＴＦＴの島状多結晶シリコン膜３にはｎ型不純
物が高濃度にドープされたソース・ドレイン領域３ｎが形成されており、また低電圧駆動
および高電圧駆動ｐチャネルＴＦＴの島状多結晶シリコン膜３にはｐ型不純物が高濃度に
ドープされたソース・ドレイン領域３ｐが形成されている。それらのソース・ドレイン領
域に挟まれたチャネル領域３ｃは、本実施の形態では全てのトランジスタについて同一の
不純物ドーピング状態になされている。
本実施の形態において、高仕事関数材料ゲート電極５ａの材料には、例えば図５に示さ
れた材料の中から比較的仕事関数が高いものが選択され、低仕事関数材料ゲート電極７ａ
の材料には、例えば図５に示された材料の中から比較的仕事関数が低いものが選択される
。それらの材料の選択は、低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのしきい値電圧をど
のような値にするかによって決定される。
本実施の形態において、チャネル領域３ｃの不純物濃度は全て同じになされていたが、
それぞれが異なる適当な濃度に選択されていてもよい。また、第２の実施の形態と第１の
実施の形態とを組み合わせて実施するようにしてもよい。
なお、本発明において、ゲート電極は複数の導電性材料からなる多層膜によって構成す
ることができる。その場合、最下層（最もチャネル領域に近い層）の材料の仕事関数のみ
を問題とすればよい。例えば、Ｐ等のドナーが高濃度にドープされたシリコンの仕事関数
は３．９ｅＶと低いため、しきい値電圧を比較的低く調整する必要がある高駆動電圧ＴＦ
Ｔのゲート電極７（７ａ）材料に適しており、一方、Ｂ等のアクセプタが高濃度にドープ
されたシリコンは、その仕事関数が５．１ｅＶと高いため、しきい値電圧を比較的高く調
整する必要がある低駆動電圧ＴＦＴのゲート電極５（５ａ）材料に適しているが、これら
を用い、かつ、ゲート配線を低抵抗としたい場合、ドープトシリコンの上層に、アルミニ
ウムもしくは銅を積層して低抵抗配線、多層ゲート電極構造を用いるとよい。
【実施例５】
【００３７】
図１１は、本発明の実施例５を示す断面図である。なお、本実施例の製造方法は、すべ
てのＴＦＴのチャネル領域がノンドープである点とゲート電極の材料が金属材料である点
を除いて、実施例１、２と同じであり、そして、図１１において、図７Ａ〜Ｃや図９Ａ、
Ｂに示した実施例１、２の部分と同等の部分には同一の参照符号が付されているので、実
施例５の詳細な説明は省略し、主として低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴの各々
のゲート電極について説明する。
低電圧駆動ＴＦＴのゲート電極５を、仕事関数が比較的高いクロム（Ｃｒ）により形成
する一方、高電圧駆動ＴＦＴのゲート電極７を、仕事関数が比較的低いチタン（Ｔｉ）か
らなる材料で形成した。これにより、図８に示した実施例１により得られた特性と同様の
特性を持つ薄膜半導体装置を得ることができた。
本実施例では、低電圧駆動ＴＦＴのゲート電極５をＣｒ、高電圧駆動ＴＦＴ のゲート
電極７をＴｉとしたが、求められるしきい値電圧に応じて適宜他の材料と交換してもよい
。例えば、ドナーであるＰを高濃度に導入したシリコンの仕事関数は、３．９ｅＶと低い
ため、しきい値電圧を比較的低く調整する必要がある高駆動電圧ＴＦＴのゲート電極７材
料に適している。一方、アクセプタであるＢを高濃度に導入したシリコンは、その仕事関
数が４．９ｅＶと高いため、しきい値電圧を比較的高く調整する必要がある低駆動電圧Ｔ
ＦＴのゲート電極５材料に適している。また、本実施例では、チャネル領域をノンドープ
としたが低濃度にアクセプタまたはドナーをドープするようにしてもよい。
【００３８】
以上説明した実施の形態、実施例では、ソース・ドレイン領域はシングルドレイン（Ｓ
Ｄ）構造に形成されていたが、低および高電圧駆動ＴＦＴのソース・ドレイン領域を、そ
れぞれ高不純物濃度ソース・ドレイン領域と低不純物濃度ソース・ドレイン領域（いわゆ
るＬＤＤ領域）によって形成し、トランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造とするようにしてもよい。この場合、高不純物濃度ソース・ドレイン領域
と低不純物濃度ソース・ドレイン領域の両方をレジストパターンをマスクとして形成する
こともできるが、低不純物濃度ソース・ドレイン領域の方は、ゲート電極をマスクとして
形成するようにしても良い。このように、全てのトランジスタをＬＤＤ構造とすることも
できるが、高電圧駆動ＴＦＴのみを、あるいは高電圧駆動ｎチャネルＴＦＴのみをＬＤＤ
構造とすることもできる。
【００３９】
図１２は、高電圧駆動ｎチャネルＴＦＴのみをＬＤＤ構造とする場合の薄膜半導体装置
の製造方法の一例を示す工程順の断面図である。図１２（ａ）に示すように、絶縁性基板
１上のＴＦＴ形成領域にｐ型不純物がドープされた島状多結晶シリコン膜（それ以上不純
物がドープされない領域はアクセプタ増強領域３ａとなる）３を形成し、その上に第１の
ゲート絶縁膜４と低電圧駆動ＴＦＴのゲート電極５を形成した後、高電圧駆動ｎチャネル
ＴＦＴのソース・ドレイン領域（ＬＤＤ領域を含む）を形成すべき領域に開口を有するレ
ジストパターン１０ｄを形成する。そして、ｎ型不純物として例えばＰを低ドーズ量でイ
オン注入してＬＤＤ領域３ｇを形成する。次に、図１２（ｂ）に示すように、ｐチャネル
ＴＦＴの全領域上と高電圧駆動ｎチャネルＴＦＴのチャネル領域およびＬＤＤ領域として
残すべき領域上をレジストパターン１０ｄにて覆った後、例えばＰを高ドーズ量でイオン
注入してｎチャネルＴＦＴの高不純物濃度のソース・ドレイン領域３ｎを形成する。その
後、図１２（ｃ）に示すように、高電圧駆動および低電圧駆動ｐチャネルＴＦＴのソース
・ドレイン領域３ｐを形成し、マスクレスでｎ型不純物を注入して高電圧駆動ＴＦＴのチ
ャネル領域にチャネルドープを行ってドナー増強領域３ｂを形成した後、第２のゲート絶
縁膜６と高電圧駆動ＴＦＴのゲート電極７を形成する。
なお、上記の工程において、ＬＤＤ領域３ｇを形成する工程、高不純物濃度のソース・
ドレイン領域３ｎまたは３ｐを形成する工程、ドナー増強領域３ｂを形成する工程の順序
は適宜入れ替えることができる。
【００４０】
図１３は、高電圧駆動ｎチャネルＴＦＴのみをＬＤＤ構造とする場合のもう一つの薄膜
半導体装置の製造方法を示す工程順の断面図である。図１３（ａ）に示すように、絶縁性
基板１上のＴＦＴ形成領域にｐ型不純物がドープされた島状多結晶シリコン膜（それ以上
不純物がドープされない領域はアクセプタ増強領域３ａとなる）３を形成し、その上に第
１のゲート絶縁膜４と低電圧駆動ＴＦＴのゲート電極５を形成した後、低電圧駆動ｎチャ
ネルＴＦＴ形成領域上と高電圧駆動ｎチャネルＴＦＴの高不純物濃度ソース・ドレイン領
域形成領域上に開口を有するレジストパターン１０ｅにて表面を覆った後、例えばＰを高
ドーズ量でイオン注入してｎチャネルＴＦＴの高不純物濃度のソース・ドレイン領域３ｎ
を形成する。次に、図１３（ｂ）に示すように、低電圧駆動および高電圧駆動ｐチャネル
ＴＦＴのソース・ドレイン領域３ｐを形成し、マスクレスでｎ型不純物を注入して高電圧
駆動ＴＦＴのドナー増強領域３ｂを形成した後、第２のゲート絶縁膜６と高電圧駆動ＴＦ
Ｔのゲート電極７を形成する。続いて、図１３（ｃ）に示すように、高電圧駆動ｎチャネ
ルＴＦＴ形成領域に開口を有するレジストパターン１０ｆを形成し、レジストパターン１
０ｆおよび高電圧駆動ｎチャネルＴＦＴのゲート電極７をマスクとして、ｎ型不純物とな
る例えばＰを低ドーズ量でイオン注入してＬＤＤ領域３ｇを形成する。そして、レジスト
パターン１０ｆを除去する。
なお、図１３に示す本実施の形態においても、高不純物濃度のソース・ドレイン領域３
ｎまたは３ｐを形成する工程、ドナー増強領域３ｂを形成する工程の順序は適宜入れ替え
ることができる。
【００４１】
また、上記の実施の形態、実施例では、ｎチャネルＴＦＴとｐチャネルＴＦＴの両方が
高および低電圧駆動ＴＦＴを有するものであったが、いずれか一方のみが高および低電圧
駆動ＴＦＴを有するものであってよい。あるいは、ｎチャネルＴＦＴ、ｐチャネルＴＦＴ
のいずれか一方のみを有する薄膜半導体装置であってもよい。ｎチャネルＴＦＴのみによ
り構成する場合には、高速な薄膜半導体装置を実現することができる。またｐチャネルＴ
ＦＴのみにより構成する場合には、高耐圧な薄膜半導体装置を実現することができる。
図１４は、ｐチャネル型のみを低電圧駆動および高電圧駆動ＴＦＴとした薄膜半導体装
置の例を示す断面図である。図１４（ａ）には、ｎチャネル型は低電圧駆動ＴＦＴのみが
形成され、ｐチャネル型については低電圧駆動および高電圧駆動ＴＦＴが形成された例が
示されている。また、図１４（ｂ）には、ｎチャネル型は高電圧駆動ＴＦＴのみが形成さ
れ、ｐチャネル型については低電圧駆動および高電圧駆動ＴＦＴが形成された例が示され
ている。また、図１４（ｃ）には、ｐチャネル型の低電圧駆動および高電圧駆動ＴＦＴの
みによって薄膜半導体装置が形成された例が示されている。次に、図１４（ｃ）に示され
る薄膜半導体装置の実施例について説明する。
【実施例６】
【００４２】
まず、絶縁性基板１上に、アンダーコート層となる酸化膜をＰＣＶＤ法により、１００
ｎｍの膜厚で形成した。その上にＰＣＶＤ法を用いて４０ｎｍの膜厚のａ−Ｓｉ膜を形成
し、ドーズ量：１．０ｘ１０１２ｃｍ‐２、加速電圧：１０ｋｅＶの条件でＢをイオン注
入した後、レーザアニール法により多結晶化を行い、更にパターニングを行って、複数の
島状多結晶シリコン膜３を形成した。
次に、ＰＣＶＤ法により膜厚５０ｎｍのＳｉＯ２膜を堆積して第１のゲート絶縁膜４を
形成した後、ＰＣＶＤ法によりｎ＋型の多結晶シリコンを膜厚２５０ｎｍに堆積し、選択
的にエッチングして低電圧駆動ＴＦＴのゲート電極５を形成した。続いて、高電圧駆動ｐ
チャネルＴＦＴのチャネル領域上をレジストパターンにて覆った後、このレジストパター
ンと低電圧駆動ｐチャネルＴＦＴのゲート電極５をマスクとして、Ｂを、ドーズ量：１．
０ｘ１０１５ｃｍ‐２、加速電圧：４０ｋｅＶの条件でイオン注入して低電圧駆動および
高電圧駆動ＴＦＴのソース・ドレイン領域３ｐを形成した。次いで、マスクレス状態で８
．０ｘ１０１１ｃｍ−２のドーズ量でＰをイオン注入して、高駆動電圧ＴＦＴのチャネル
領域のみにドナーをドープした。次に、ＰＣＶＤ法により、第２のゲート絶縁膜６となる
ＳｉＯ２膜を膜厚１００ｎｍに堆積した後、ｎ＋型のポリシリコンを２５０ｎｍの膜厚に
堆積し、これをパターニングして、高電圧駆動ＴＦＴのゲート電極７を形成した。
その後、層間絶縁膜を堆積し、コンタクトホールを開設し、必要な電極、配線を形成し
た。そして、特性を測定したところ、低電圧駆動ＴＦＴのしきい値電圧は−１Ｖ、高電圧
駆動ＴＦＴのしきい値電圧は−３Ｖであった。
【００４３】
本発明に係る薄膜半導体装置は、高電圧駆動ＴＦＴと低電圧駆動ＴＦＴとが同一基板上
に形成されるすべてのデバイスに適用できるが、特に画像表示装置に好適に採用できる。
図１５は、本発明によるＴＦＴを用いて作製した液晶表示装置のアクティブマトリクス基
板の平面図である。アクティブマトリクス基板２０は、ガラス基板２１の一辺に沿って引
き出し部２２を設けると共に基板中央部に画像表示部２５を設け、画像表示部２５の周辺
に沿ってデータドライバ２３とゲートドライバ２４を配置したものである。データドライ
バ２３およびゲートドライバ２４には、それぞれ多結晶シリコン膜を活性層とする低電圧
駆動ＴＦＴと高電圧駆動ＴＦＴとが形成されており、これらのトランジスタは本発明に従
いしきい値電圧調整が行われている。また、画像表示部２５には、非晶質シリコン膜また
は多結晶シリコン膜を用いたＴＦＴがマトリクス状に配置されている。
図１５に示した例では画像表示部２５とドライバ２３、２４とが同一基板上に形成され
ていたが、データドライバ２３とゲートドライバ２４を画像表示部２５とは異なる基板上
に形成し、ドライバの形成された基板を画像表示部の形成された基板上に取り付ける（所
謂 glass on glass 構成）ようにしてもよい。
【符号の説明】
【００４４】
１ 絶縁性基板
２ アンダーコート層
３ 島状多結晶シリコン膜
３Ａ 非晶質シリコン膜（ａ−Ｓｉ膜）
３Ｂ 多結晶シリコン膜（poly-Ｓｉ膜）
３ａ アクセプタ増強領域
３ｂ ドナー増強領域
３ｃ チャネル領域
３ｄ Ｂドープチャネル領域
３ｅ Ｂ＆Ｐドープチャネル領域
３ｆ ノンドープチャネル領域
３ｇ ＬＤＤ領域
４ 第１のゲート絶縁膜
５、７ ゲート電極
５ａ 高仕事関数材料ゲート電極
６ 第２のゲート絶縁膜
７ａ 低仕事関数材料ゲート電極
８ 層間絶縁膜
９ 電極
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ レジストパターン
１１ Ｂドープ領域
２０ アクティブマトリクス基板
２１ ガラス基板
２２ 引き出し部
２３ データドライバ
２４ ゲートドライバ
２５ 画像表示部
【技術分野】
【０００１】
本発明は、絶縁性基板上に複数の薄膜トランジスタ（ＴＦＴ:Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）が形成された薄膜半導体装置およびその製造方法に関し、特に、膜
厚が相互に異なるゲート絶縁膜を有する複数種類のＴＦＴを同一基板に有する薄膜半導体
装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ノートパソコンやテレビ等のモニターとして、ＣＲＴに比べて薄型、軽量を特徴とする
液晶表示装置あるいは有機ＥＬ表示装置などのフラットパネル型の画像表示装置が用いら
れている。これらの液晶表示装置あるいは有機ＥＬ表示装置は、薄膜形成技術を用いて、
安価なガラス等の絶縁性基板上にマトリクス状に配置された画素を有する表示部を形成す
ると共に、半導体集積回路であるゲートドライバやデータドライバ等を外付けし、これに
より表示に対応した信号を画素に与えることにより、液晶分子の方向や有機ＥＬの発光強
度を制御して画像を表示している。しかし、近年、薄膜形成技術の向上に伴い、多結晶シ
リコン薄膜をガラス基板上に形成できるようになったため、画素部と共に、多結晶シリコ
ンＴＦＴにより構成された駆動回路部の一部を同一基板上に形成した薄膜半導体装置が実
用化されている。この駆動回路は、低消費電力の観点から動作電圧はより低い方が望まし
い。しかし、画素動作にはある一定以上の電圧が必要であるため、動作電圧が異なる複数
種類の薄膜トランジスタを同一基板上に混載する技術が必要となる。
【０００３】
このように、動作電圧が異なるトランジスタを複数種類、基板上に混載する技術として
は、トランジスタの耐圧の問題からゲート絶縁膜厚を変えるのが一般的な方法である（例
えば、特許文献１、特許文献２参照）。図１６は、従来技術により製造された薄膜半導体
装置の断面図である。同図に示されるように、絶縁性基板１上に低電圧駆動ＴＦＴおよび
高電圧駆動ＴＦＴのそれぞれの活性層となる島状多結晶シリコン膜３が形成されており、
各島状多結晶シリコン膜３には、チャネル領域３ｃが設けられる外、このチャネル領域３
ｃを挟んでｎチャネルＴＦＴのソース・ドレイン領域３ｎおよびｐチャネルＴＦＴのソー
ス・ドレイン領域３ｐが形成されている。各島状多結晶シリコン膜３上は第１のゲート絶
縁膜４によって覆われており、その第１のゲート絶縁膜４上には、島状多結晶シリコン膜
３のチャネル領域３ｃ上に低電圧駆動のｎチャネルおよびｐチャネルＴＦＴ用のゲート電
極５が形成されている。更にその上には、第２のゲート絶縁膜６を介して、島状多結晶シ
リコン膜３のチャネル領域３ｃ上に高電圧駆動のｎチャネルおよびｐチャネルＴＦＴ用の
ゲート電極７が形成されている。各ＴＦＴを覆って層間絶縁膜８が形成されており、そし
て、層間絶縁膜８および第２、第１のゲート絶縁膜６、４を貫通して形成されたコンタク
トホールを介してｎチャネルおよびｐチャネルＴＦＴのソース・ドレイン領域３ｎ、３ｐ
に接触する電極９が形成されている。
【０００４】
ソース・ドレイン領域３ｎ、３ｐは、特許文献１に記載されたものでは、自己整合法を
用いることなく形成されており、一方、特許文献２に記載されたものでは、低電圧駆動Ｔ
ＦＴのみが自己整合法を用いて形成され、高電圧駆動ＴＦＴは自己整合法を用いることな
く形成されている。また、これらのＴＦＴのチャネル領域３ｃは、ノンドープないしＢド
ープの領域となされており、高電圧駆動ＴＦＴのチャネル領域と低電圧駆動ＴＦＴのチャ
ネル領域とは同等のドーピング状態に形成されていた。また、ゲート電極５と７の材料と
してはＡｌまたはＣｒ（特許文献１の場合）やシリコン（特許文献２の場合）が用いられ
ており、高電圧駆動ＴＦＴのゲート電極と低電圧駆動ＴＦＴのゲート電極とは同一材料を
用いて形成されていた。
チャネルドーピングについては、バルク型のＭＯＳトランジスタにおいては、高電圧駆
動トランジスタと低電圧駆動トランジスタとで差がつけられることがある（例えば、特許
文献３参照）。特許文献３には、ｎチャネルＭＯＳについては、高電圧トランジスタのチ
ャネル領域にはｎ型ドーパントとｐ型ドーパントとを、また低電圧トランジスタのチャネ
ル領域にはｐ型ドーパントのみをドープし、ｐチャネルＭＯＳについては、高電圧トラン
ジスタのチャネル領域にはｎ型ドーパントを低濃度に、また低電圧トランジスタのチャネ
ル領域にはｎ型ドーパントを高濃度にドープすることが記載されている。また、特許文献
３には、他の例として、ｎチャネルＭＯＳについては、高電圧トランジスタのチャネル領
域にはｐ型ドーパントを低濃度に、また低電圧トランジスタのチャネル領域にはｐ型ドー
パントを高濃度にドープし、ｐチャネルＭＯＳについては、高電圧トランジスタのチャネ
ル領域にはｎ型ドーパントとｐ型ドーパントとを、また低電圧トランジスタのチャネル領
域にはｎ型ドーパントのみをドープすることが記載されている。
【特許文献１】特許２６６６１０３号公報
【特許文献２】特開２００４−２５３５９６号公報
【特許文献３】特許２９６４２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１および２に開示された製造法により作製した高電圧駆動ＴＦ
Ｔの特性は、図１７に示すように、高電圧駆動ｎチャネルＴＦＴと高電圧駆動ｐチャネル
ＴＦＴがそれぞれのチャネル型の低電圧駆動ＴＦＴに対してともにしきい値電圧が高くな
るという問題点がある。なお、しきい値電圧とは、トランジスタのドレインソース間に十
分な電流が流れはじめるときのゲート電圧のことである。また、本願明細書において、特
に断らない限り、しきい値電圧の高低は絶対値の大小を意味するものでなく、より正側に
ある値を高（大）、より負側にある値を低（小）としている。ここで、特許文献３に開示
された製造方法を採用しても上記の問題点を解決することはできない。なぜなら、ｐチャ
ネル型のＴＦＴの場合、低電圧駆動ＴＦＴと高電圧駆動ＴＦＴとのしきい値電圧の差は拡
大してしまうからである。
【０００６】
例えば、液晶表示装置の周辺駆動回路は、ローレベルとハイレベルの２電圧を扱うデジ
タル回路で構成されているため、ゲート電圧が０Ｖの時に、ＴＦＴがオフする一方、絶対
値で低いゲート電圧で十分な駆動電流が得られることが望ましい。つまり、しきい値電圧
は、０に近すぎることがなくかつ０から大きく離れていないことが望ましいということで
ある。これは、しきい値電圧の絶対値が極端に低い場合、待機時において、回路の消費電
力が増大し、一方、しきい値電圧の絶対値が高い場合、所定のゲート電圧では十分な電流
駆動能力が得られず、信号遅延による動作不良の原因となるからである。図１７に示され
る従来例の特性おいては、高電圧駆動ｐチャネルＴＦＴでは、しきい値電圧が０Ｖと高い
ため、０レベル信号時の漏れ電流が大きくなり、一方高電圧駆動ｎチャネルＴＦＴでは、
しきい値電圧が６Ｖと高いため、駆動電流の不足の恐れが生じる。
【０００７】
高電圧駆動ＴＦＴのしきい値電圧が高くなる（正側に移動する）原因は、高電圧駆動Ｔ
ＦＴのゲート絶縁膜中の汚染および高電圧駆動ＴＦＴのチャネル領域の結晶欠陥により、
禁制帯に生じた再結合中心によりキャリアが捕獲されるためである。その理由は、低電圧
駆動ＴＦＴのゲート電極のエッチングの残りによる汚染と、低電圧駆動ＴＦＴのゲート電
極をドライエッチングにより、オーバーエッチングしたときに生じるゲート絶縁膜へのプ
ラズマダメージと、ソース・ドレイン領域への注入不純物の活性化工程におけるレーザ光
、もしくはランプ光等の光照射によって、低電圧駆動ＴＦＴのゲート電極で覆われた領域
以外の多結晶シリコン表面に結晶欠陥が生じることによる。すなわち、両チャネル型の高
電圧駆動ＴＦＴのしきい値電圧が低電圧駆動ＴＦＴのそれに対して高くなるという問題は
、図１６に示される、絶縁性基板上に島状多結晶シリコン膜３を設け、その上に第１のゲ
ート絶縁膜、低電圧駆動ＴＦＴのゲート電極、第２のゲート絶縁膜および高電圧駆動ＴＦ
Ｔのゲート電極を順次形成した薄膜半導体装置に特有のものである。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、工
程数を大幅に増やすことなく、異なるゲート絶縁膜厚を有する複数のＴＦＴがそれぞれ適
切なしきい値電圧を有したものとすることができるようにすることにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明によれば、膜厚の薄い第１種ゲート絶縁膜を挟んで
ゲート電極と半導体薄膜とが対向している低電圧駆動薄膜トランジスタと、前記第１種ゲ
ート絶縁膜より膜厚の厚い第２種ゲート絶縁膜を挟んでゲート電極と半導体薄膜とが対向
している高電圧駆動薄膜トランジスタとが絶縁性基板上に配置されている薄膜半導体装置
において、高電圧駆動薄膜トランジスタは、同極性の低電圧駆動薄膜トランジスタに対し
て、ゲート絶縁膜の膜厚、材料、電荷密度を同一と仮定した場合に、しきい値電圧が低下
するように調整されていることを特徴とする薄膜半導体装置、が提供される。
【０００９】
そして、好ましくは、前記高電圧駆動薄膜トランジスタのチャネル領域の不純物ドーピ
ングは、ｐ型不純物濃度を正値で表現しｎ型不純物濃度を負値で表現すると、前記低電圧
駆動薄膜トランジスタのチャネル領域の不純物ドーピングより負側に調整されている。あ
るいは、前記高電圧駆動薄膜トランジスタのゲート電極材料は、その仕事関数が前記低電
圧駆動薄膜トランジスタのゲート電極材料のそれより小さくなるように選定されている。
また、好ましくは、前記高電圧駆動薄膜トランジスタのゲート電極材料とそのチャネル
領域の不純物ドーピングは、前記低電圧駆動薄膜トランジスタのゲート電極材料とそのチ
ャネル領域の不純物ドーピングに対して、ゲート絶縁膜の膜厚、材料、電荷密度を同一と
仮定した場合に、しきい値電圧が低下するように調整されている。
【００１０】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、低電圧駆動薄膜トランジスタ用の
ゲート電極を形成する工程と高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程
との間に、低電圧駆動薄膜トランジスタ形成領域および高電圧駆動薄膜トランジスタ形成
領域の前記半導体薄膜にｎ型のドーパントを導入する工程が付加されることを特徴とする
薄膜半導体装置の製造方法、が提供される。
【００１１】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成
する工程と低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、低電圧
駆動薄膜トランジスタ形成領域に開口を有するマスクを介して半導体薄膜にｐ型のドーパ
ントを導入する工程が付加されることを特徴とする薄膜半導体装置の製造方法、が提供さ
れる。
【００１２】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成
する工程と低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、高電圧
駆動薄膜トランジスタ形成領域に開口を有するマスクを介して半導体薄膜にｎ型のドーパ
ントを導入する工程が付加されることを特徴とする薄膜半導体装置の製造方法、が提供さ
れる。
【００１３】
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁膜を形成する工程と、第１および
第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、前記低電圧駆動薄膜トランジスタ
用のゲート電極材料の仕事関数は前記高電圧駆動薄膜トランジスタ用のゲート電極材料の
仕事関数より大きいことを特徴とする薄膜半導体装置の製造方法、が提供される。
【００１４】
従来方法で高電圧駆動および低電圧駆動ＴＦＴを形成した場合の、ｎチャネル型の場合
にもｐチャネル型の場合にも高電圧駆動ＴＦＴのしきい値電圧が低電圧駆動ＴＦＴそれよ
り高くなるという課題は、本発明者により初めて見出されたものである。この課題を解決
するため、本発明の薄膜半導体装置においては、高電圧駆動ＴＦＴは、同極性の低電圧駆
動ＴＦＴに対して、同じゲート絶縁膜を有するという条件の下では、しきい値電圧が低く
なるように調整される。すなわち、しきい値電圧が負側に移動するように調整される。し
きい値電圧を移動させる手段としてはいくつかの手法が考えられるが、現実的な手段とし
ては、チャネル領域のドーピングを調整する、ゲート電極材料を選択する、の二つの方法
が挙げられる。ここで、これらの方法により、しきい値電圧を調整することができる原理
について説明する。
【００１５】
第１の手法として、チャネル領域にイオン注入することによるしきい値電圧制御につい
て説明する。ＴＦＴのしきい値電圧Ｖthは、次の（１）式で近似される。
Ｖth＝Φm−Φs±２φb±（４ＥoＥsｑＮφb）１／２/Ｃox±ｑｎα/Ｃox・・・（１）
但し、Φm：ゲート電極の仕事関数、Φs：活性層（チャネル領域）の仕事関数、φb＝ｋ
Ｔ／ｑｌｎ（Ｎ／Ｎi）、Ｎ＝ｎα／ｔs、ｑ：電子の電荷、Ｃox＝ＥoＥox／ｔox、ｔs：
半導体薄膜の膜厚、ｔox：ゲート絶縁膜厚、Ｅo：真空の誘電率、Ｅs：シリコンの比誘電
率、Ｅox：ＳｉＯ２の比誘電率、n：チャネル実ドーズ量(単位面積濃度)、α：ドーパン
トの活性化率、Ｎi：真性Ｓｉの不純物濃度、である。なお、（１）式において、±の符
号は、チャネルドーズ不純物がアクセプタの場合は正、ドナーの場合は負となる。
（１）式に基づき、チャネルを構成する半導体領域への不純物実注入量を変数ｎとして
導いた、しきい値電圧の変化量：ΔＶthは、図１のグラフのように示される。図１（ａ）
に示すように、Ｂを例とするアクセプタの場合、注入量が増加するにつれて、しきい値電
圧が正の方向に調整される。これは主に、数式（１）の第５項である＋ｑｎα／Ｃoxの寄
与による。この原理は、負にイオン化したアクセプタイオンにより、チャネル領域に正電
荷＋ｑｎαが生じると共に、ゲート絶縁膜容量Ｃoxを通じて、ゲート電極側に負電荷−ｑ
ｎαが生じた結果、これらの電荷を打ち消すためには、ゲート電極に＋ｑｎα／Ｃoxの電
圧を印加する必要があるためである。また、図１（ｂ）に示すように、燐（Ｐ）を例とす
るドナーの場合、注入量が増加するにつれて、しきい値電圧が負の方向に移動する。これ
は、ドナーの場合、アクセプタの場合とは逆に正にイオン化したドナーイオンにより、チ
ャネル領域に負電荷−ｑｎαが生じると共に、ゲート絶縁膜容量Ｃoxを通じて、ゲート電
極側に正電荷＋ｑｎαが生じることによる。また、図１（ａ）、（ｂ）いずれについても
、ゲート絶縁膜が厚くなるにつれて、一定の不純物注入量に対してしきい値電圧の変化が
大きくなることがわかる。例えば、ゲート絶縁膜厚が１５０ｎｍの場合、しきい値電圧を
−３Ｖ調整するために、６．０ｘ１０１１ｃｍ−２のドナー（Ｐ）の注入量を必要とする
。
【００１６】
次に、低電圧駆動ＴＦＴのゲート電極の仕事関数より、高電圧駆動ＴＦＴのゲート電極
の仕事関数を低くすることによって、高電圧駆動ＴＦＴのしきい値電圧を低下させること
ができる原理について説明する。図２〜図４は、この原理を説明するためのＭＯＳ構造の
エネルギーバンド図である。図２〜図４において、（ａ）はゲート電極に仕事関数の小さ
い材料としてＡｌ（仕事関数Φm＝４．１ｅＶ）を用いた場合を示し、（ｂ）はゲート電
極に仕事関数の大きい材料としてＣｒ（仕事関数Φm＝４．６ｅＶ）を用いた場合を示す
。また、図２はゲート電圧無印加状態（接合状態）を、図３はフラットバンド状態を、図
４はしきい値電圧印加状態を、それぞれ示す。チャネル領域をｐ型Ｓｉ（仕事関数Φs＝
４．９ｅＶ）とするｎチャネルトランジスタにおいて、ゲート電極に電圧を印加していな
い状態では、チャネル領域のフェルミ準位と、ゲート電極のフェルミ準位が一致するので
、ゲート電極の仕事関数とチャネル領域の仕事関数との大小関係が、Φm＜Φsとなる場合
、図２の各々のゲート電極とチャネル領域の仕事関数差に応じて、チャネル領域Ｓｉのエ
ネルギーバンドが下に曲がるとともに、チャネル領域Ｓｉ表面近傍に弱い反転層が形成さ
れる。このとき、活性層とゲート電極との仕事関数差が大きいほど、換言すればゲート電
極の仕事関数が小さいほど、エネルギーバンドの曲がりが大きく、チャネル領域表面近傍
の電子濃度が高くなる。
【００１７】
図２に示す、少数キャリア（電子）による反転層が形成された状態から、電子を半導体
側に追いやるためには、チャネル領域のエネルギーバンドをフラットな状態にする必要が
ある。図３に示すように、このとき、ゲート電極に印加する負の電圧は、仕事関数差に一
致している。すなわち、このとき必要なゲート電圧が、フラットバンド電圧：Ｖｆｂ（＝
Φｍ−Φｓ）である。図２および反転層が強く現れた状態であるしきい値電圧印加状態（
図４）から分かるように、ゲート電極の仕事関数が大きいほど、フラットバンド電圧Ｖｆ
ｂおよびしきい値電圧Ｖｔｈが高くなる（正側に移動する）。
図２〜図４は、ｎチャネル型の場合について説明する図であるが、ｐチャネルの場合に
ついても、同様に説明することができ、ｐチャネルの場合もゲート電極の仕事関数が大き
いほど、フラットバンド電圧Ｖｆｂおよびしきい値電圧Ｖｔｈが高くなる（正側に移動す
る）。
さらに、ゲート電極の仕事関数Φmと、しきい値電圧の変化量：ΔＶｔｈとの定量的関
係を図５のグラフに示す。同図において、ΔＶｔｈは、ｎ＋Ｓｉを基準としてそれからの
変化量を示す。同図より、ゲート電極の仕事関数が高くなるにつれて、ΔＶｔｈが正の方
向に高くなるので、ゲート電極の材料により、しきい値電圧の制御が可能であることが分
かる。
【発明の効果】
【００１８】
本発明によれば、高電圧駆動ＴＦＴのしきい値電圧は、チャネルドーピングの調整やゲ
ート電極材料の選定により、ゲート絶縁膜が同じであるという条件化では、低電圧駆動Ｔ
ＦＴのしきい値電圧より低くなるように調整される。これにより、０に近い値に形成され
ていたｐチャネル型の高電圧駆動ＴＦＴのしきい値電圧をより低い、換言すればより０か
ら離れた値に形成することができ、また、高過ぎる値に形成されていたｎチャネル型の高
電圧駆動ＴＦＴのしきい値電圧をより低い、換言すればより０に近い値に形成することが
できる。すなわち、これにより、従来の薄膜半導体装置において問題となった、ｐチャネ
ルおよびｎチャネル型の両方の高電圧駆動ＴＦＴのしきい値電圧が低電圧駆動ＴＦＴのし
きい値電圧より高く形成されるという不都合を解消することができる。したがって、本発
明によれば、高電圧駆動ＴＦＴのしきい値電圧が、0に近すぎたり0から離れすぎたりする
問題を解決して、待機時の消費電流の増大を防止すると共に駆動電流の不足による信号遅
延を抑制することが可能になる。
また、本発明の手法は、従来の製造方法に格別な変更を加えるものではなく、チャネル
ドーピングやゲート電極材料の選択を変更するだけなので、本発明によれば、製造コスト
の格別な増大を招くことなく所望のしきい値電圧を有する低電圧駆動／高電圧駆動混載Ｔ
ＦＴ構造を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】数式から求めた活性層へのイオン注入量としきい値電圧の変化量の関係を示す図。
【図２】MOS構造のエネルギーバンド図（その１）。
【図３】MOS構造のエネルギーバンド図（その２）。
【図４】MOS構造のエネルギーバンド図（その３）。
【図５】ゲート電極材料の仕事関数としきい値電圧の変化量の関係を示す図。
【図６】本発明の第１の実施の形態を示す断面図と不純物濃度の説明図。
【図７Ａ】本発明の実施例１の製造工程を説明する断面図（その１）。
【図７Ｂ】本発明の実施例１の製造工程を説明する断面図（その２）。
【図７Ｃ】本発明の実施例１の製造工程を説明する断面図（その３）。
【図８】本発明の効果を示すＩｄ−Ｖｇ特性図。
【図９Ａ】本発明の実施例２の製造工程を説明する断面図（その１）
【図９Ｂ】本発明の実施例２の製造工程を説明する断面図（その２）
【図１０】本発明の第２の実施の形態を示す断面図。
【図１１】本発明の実施例５の構成を示す断面図。
【図１２】本発明のＬＤＤ構造の高電圧駆動ＴＦＴを有する薄膜半導体装置の製造方法の一例を示す工程順の断面図（その１）。
【図１３】本発明のＬＤＤ構造の高電圧駆動ＴＦＴを有する薄膜半導体装置の製造方法の一例を示す工程順の断面図（その２）。
【図１４】本発明の第１の実施の形態の変更例を示す断面図。
【図１５】本発明の低電圧駆動ＴＦＴと高電圧駆動ＴＦＴを混載したアクティブマトリクス基板の平面図。
【図１６】従来例の断面図。
【図１７】従来例のＩｄ−Ｖｇ特性図。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図６（ａ）は、本発明の第1の実施の形態を示す断面図である。同図に示されるように
、本発明による薄膜半導体装置は、絶縁性基板１上に、両方のチャネル型の低電圧駆動Ｔ
ＦＴおよび高電圧駆動ＴＦＴが形成されたものである。すなわち、絶縁性基板１上には、
各トランジスタの活性領域となる島状多結晶シリコン膜３がそれぞれ孤立して設けられて
おり、各島状多結晶シリコン膜３上には、第１のゲート絶縁膜４を介して低電圧駆動ＴＦ
Ｔ用のゲート電極５が形成され、また、第１および第２のゲート絶縁膜４、６を介して高
電圧駆動ＴＦＴ用のゲート電極７が形成されている。
低電圧駆動および高電圧駆動ｎチャネルＴＦＴの島状多結晶シリコン膜３にはｎ型不純
物が高濃度にドープされたソース・ドレイン領域３ｎが形成されており、また低電圧駆動
および高電圧駆動ｐチャネルＴＦＴの島状多結晶シリコン膜３にはｐ型不純物が高濃度に
ドープされたソース・ドレイン領域３ｐが形成されている。そして、それらのソース・ド
レイン領域に挟まれたチャネル領域は、低電圧駆動ＴＦＴの場合には、アクセプタを比較
的多く含み得るアクセプタ増強領域３ａとなされており、また高電圧駆動ＴＦＴの場合に
は、ドナーを比較的多く含み得るドナー増強領域３ｂとなされている。ここで、アクセプ
タ増強領域３ａとドナー増強領域３ｂの意味は、相対的なものであって現実にアクセプタ
やドナーを多く含むという意味ではない。このことを図６（ｂ）を参照して説明する。図
６（ｂ）は、ノンドープの状態を０とし、ｎ型ドーパントの濃度を負値でまたｐ型ドーパ
ントの濃度を正値で目盛る座標軸である。ある領域の不純物ドーピング状態は、この座標
軸の一点で示すことができる。ｎ型ドーパントとｐ型ドーパントの両方が含まれる領域に
ついてはｐ型ドーパントの濃度からｎ型ドーパントの濃度を引いた値を座標軸上に表す。
この座標軸において、アクセプタ増強領域３ａの不純物ドーピング状態は、ドナー増強領
域３ｂのそれよりも右側（正側）に位置しているということである。すなわち、領域３ａ
、３ｂは、それぞれアクセプタのみあるいはドナーのみを含む領域であっても両方を含む
領域であってもよく、ただ図６（ｂ）の座標軸上で差があればよいということである。
低電圧駆動のｎチャネルＴＦＴとｐチャネルＴＦＴとのチャネル領域のドーピング状態
は必ずしも一致している必要はなく、また高電圧駆動のｎチャネルＴＦＴとｐチャネルＴ
ＦＴとのチャネル領域のドーピング状態も必ずしも一致している必要はない。要は、高電
圧駆動ｎチャネルＴＦＴのチャネル領域のドーピング状態が低電圧駆動ｎチャネルＴＦＴ
のチャネル領域のそれより図６（ｂ）の座標軸において左側に存在し、高電圧駆動ｐチャ
ネルＴＦＴのチャネル領域のドーピング状態が低電圧駆動ｐチャネルＴＦＴのチャネル領
域のそれより同座標軸において左側に存在していればよいのである。
【００２１】
島状多結晶シリコン膜３を形成するための多結晶シリコン膜は、絶縁性基板上に直接成
膜することもできる。しかし、耐熱性に劣る基板上に高品質の多結晶シリコン膜を形成す
るには、まず絶縁性基板上に非晶質シリコン膜を形成しこれをアニーリングして多結晶化
するのがよい。ドープト非晶質シリコン膜を形成するとき、不純物、例えばＢをドーピン
グしつつ成膜して、図６（ｃ）に示すように、絶縁性基板１上に直接ｐ導電型の非晶質シ
リコン膜３Ａを形成することができる。あるいは、図６（ｄ１）に示すように、絶縁性基
板１上に、まずノンドープの非晶質シリコン膜３Ａ’を形成し、次いで、図６（ｄ２）に
示すように、不純物、例えばＢをドープしてｐ導電型の非晶質シリコン膜３Ａを形成する
を形成するようにしてもよい。多結晶化の方法としては、公知の手段のいずれも用いるこ
とができるが、特にレーザアニール法を有利に採用することができる。
【００２２】
ソース・ドレイン領域の形成方法としては、低電圧駆動ＴＦＴと高電圧駆動ＴＦＴの両
方に自己整合法を採用することができるが、低電圧駆動ＴＦＴのみに自己整合法を採用す
ることもできる。この場合、低電圧駆動ｎチャネルＴＦＴのソース・ドレイン領域３ｎを
形成する際に、レジストマスクを介して高電圧駆動ｎチャネルＴＦＴのソース・ドレイン
領域を同時に、また低電圧駆動ｐチャネルＴＦＴのソース・ドレイン領域３ｐを形成する
際に、レジストマスクを介して高電圧駆動ｐチャネルＴＦＴのソース・ドレイン領域を同
時に形成することが望ましい。また、低電圧駆動および高電圧駆動ＴＦＴの両方のソース
・ドレイン領域を自己整合法により形成する場合には、ゲート電極５を形成した後にこれ
をマスクとして低電圧駆動ＴＦＴのソース・ドレイン領域を形成し、ゲート電極７を形成
した後にこれをマスクとして高電圧駆動ＴＦＴのソース・ドレイン領域を形成するように
すればよい。あるいは、ゲート電極５およびゲート電極７を形成した後に、両ゲート電極
をマスクとして低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのソース・ドレイン領域を同時
に形成するようにすることもできる。また、低電圧駆動および高電圧駆動ＴＦＴの両方の
ソース・ドレイン領域を自己整合法によることなく形成する場合には、第１のゲート絶縁
膜４の形成前または後に、それぞれレジストマスクを介して低・高電圧駆動ＴＦＴのソー
ス・ドレイン領域３ｎと低・高電圧駆動ＴＦＴのソース・ドレイン領域３ｐとを形成する
。
【００２３】
ソース・ドレイン領域を形成するための不純物ドーピングを行った後の活性化処理は、
レーザ光あるいはランプ光を用いた光照射法を用いるのがよい。また、高温熱処理から、
ＴＦＴのゲート電極を保護することを目的として、低電圧駆動ＴＦＴのゲート電極に用い
る材料に応じて、電気炉による熱活性化法、高温窒素吹き付けによる短時間熱活性化法な
どの手法を選択してもよい。活性化処理時に、ゲート電極が露出している場合には、ゲー
トをＳｉＯ２のゲートカバー膜で覆って活性化処理を行うとよい。
【００２４】
チャネル領域に対する不純物ドープは、全多結晶シリコン膜に対するドーピングと高電
圧駆動（または低電圧駆動）ＴＦＴのチャネル領域に対する選択的なドーピングとがある
。全多結晶シリコン膜にドーピングを行う場合には、成膜時にドーピングを行うことがで
き、また成膜後にドーピングを行うのであれば、シリコンの成膜後であってゲート電極材
料の成膜前の適宜時点においてイオン注入などの方法により行うことができる。また、高
電圧駆動ＴＦＴまたは低電圧駆動ＴＦＴのいずれかのチャネル領域をノンドープとするの
であれば、全多結晶シリコン膜を対象とするドーピングは省略される。
低電圧駆動ＴＦＴ用の島状多結晶シリコン膜３に選択的に不純物（この場合はアクセプ
タが用いられる）をドープする場合には、シリコンの成膜後であってゲート電極５の電極
材料の成膜前の適宜時点において、高電圧駆動ＴＦＴ用の島状多結晶シリコン膜上をレジ
ストマスクで覆った状態で、イオン注入などの方法によりイオンドーピングを行う。また
、高電圧駆動ＴＦＴ用の島状多結晶シリコン膜３に選択的に不純物（この場合はドナーが
用いられる）をドープする場合には、シリコンの成膜後であってゲート電極７の電極材料
の成膜前の適宜時点において、イオン注入などの方法によりイオンドーピングを行うこと
ができる。この場合、ゲート電極５の形成前であれば、低電圧駆動ＴＦＴ用の島状多結晶
シリコン膜上をレジストマスクで覆った状態で、不純物ドーピングを行い、ゲート電極５
の形成後であれば、これをマスクとして（換言すればマスクレスで）不純物ドーピングを
行うことができる。
【実施例１】
【００２５】
図７Ａ（ａ）〜図７Ｃ（ｉ）は、本発明の実施例１の薄膜半導体装置の製造工程を示す
工程順の断面図である。まず、図７Ａ（ａ）に示すように、絶縁性基板１上に、アンダー
コート層２となる酸化膜をプラズマＣＶＤ（ＰＣＶＤ）法により、１００ｎｍの膜厚で形
成した。このアンダーコート層２は、ガラス基板１から多結晶シリコン膜にナトリウム等
の不純物が拡散するのを防止する効果がある。多結晶シリコン膜の前駆体となる非晶質シ
リコン（ａ−Ｓｉ）膜３Ａを、ＰＣＶＤ法を用いて４０ｎｍの膜厚に形成した。ａ−Ｓｉ
膜３Ａ成膜後、ＰＣＶＤ成膜中にａ−Ｓｉ膜中に含まれた水素を除去するため、４５０℃
３０分間の熱処理を行った。次に、ａ−Ｓｉ膜３Ａ全領域に、イオン注入法を用い、ド
ーズ量：１．０ｘ１０１２ｃｍ‐２、加速電圧：１０ｋｅＶの条件でＢのチャネルドーピ
ングを行った。ここでは、Ｂのドーズを、１．０ｘ１０１２ｃｍ‐２としたものの、設定
しようとするしきい値電圧とゲート絶縁膜厚により、図１（ａ）の関係を参照して、１．
０ｘ１０１１〜２．０ｘ１０１２ｃｍ‐２の範囲で設定するのがよい。
【００２６】
その後、図７Ａ（ｂ）に示すように、チャネルドーピングのなされたａ−Ｓｉ膜３Ａを
、エキシマレーザ光を用いてアニール（ＥＬＡ）することにより結晶化し、多結晶シリコ
ン膜（poly-Ｓｉ膜）３Ｂを形成した。ＥＬＡ照射直後、薄膜シリコンが溶融し液相状態
になるため、ドーパントは極短時間の間に拡散し、膜厚方向に均一に分布するようになる
。このＥＬＡ照射において、ラインビームを一軸方向にスキャンした。照射強度は、３５
０ｍＪ／ｃｍ２、ビームの重ね率は、９５％である。
次に、図７Ａ（ｃ）に示すように、poly-Ｓｉ膜３Ｂをアイランド形状にエッチングす
ることにより、低電圧駆動ｎチャネルＴＦＴ、低電圧駆動ｐチャネルＴＦＴ、高電圧駆動
ｎチャネルＴＦＴ、高電圧駆動ｐチャネルＴＦＴの４種類の島状多結晶シリコン膜３を形
成した。
次に、図７Ｂ（ｄ）に示すように、低電圧駆動ＴＦＴのゲート絶縁膜となる第１のゲー
ト絶縁膜４を、ＰＣＶＤ法によりＳｉＯ２膜を膜厚５０ｎｍに堆積して形成した。ゲート
の駆動電圧が３．３〜１０Ｖであれば、第１のゲート絶縁膜４の膜厚は、２０〜１００ｎ
ｍとするのが好適である。続いて、ＰＣＶＤ法により、ｎ＋型の多結晶シリコンを膜厚２
５０ｎｍに堆積した後、選択的にエッチングして低電圧駆動ＴＦＴのゲート電極５を形成
した。低電圧駆動ＴＦＴのドレイン耐圧の要求値が、３．３〜１０Ｖと低いため、そのチ
ャネル長は４．０μｍと短くした。
【００２７】
次に、図７Ｂ（ｅ）に示すように、ｐチャネルＴＦＴの全領域上と高電圧駆動ｎチャネ
ルＴＦＴのチャネル領域上をレジストパターン１０ａにて覆った後、Ｐイオンを注入して
ｎチャネルＴＦＴのソース・ドレイン領域３ｎを形成する。Ｐのドーズ量は、１．０ｘ１
０１５ｃｍ‐２とし、加速電圧を、２０ｋｅＶとした。形成されたソース・ドレイン領域
３ｎに挟まれた島状多結晶シリコン膜の領域が、低電圧駆動ｎチャネルＴＦＴのＢドープ
チャネル領域３ｄとなる。続いて、図７Ｂ（ｆ）に示すように、全てのｎチャネルＴＦＴ
の形成領域上と高電圧駆動ｐチャネルＴＦＴのチャネル領域上をレジストパターン１０ｂ
にて覆った後、このレジストパターンと低電圧駆動ｐチャネルＴＦＴのゲート電極５をマ
スクとして、Ｂイオンを注入してｐチャネルＴＦＴのソース・ドレイン領域３ｐを形成す
る。このとき、Ｂの注入量を、１．０ｘ１０１５ｃｍ‐２とし、また加速電圧を、４０ｋ
ｅＶとした。形成されたソース・ドレイン領域３ｐに挟まれた島状多結晶シリコン膜３の
領域が、低電圧駆動ｐチャネルＴＦＴのＢドープチャネル領域３ｄとなる。なお、ソース
・ドレイン領域の形成工程において、ｎチャネルＴＦＴとｐチャネルＴＦＴに対するソー
ス・ドレイン領域形成用のドーピングの順番は逆であってもよい。
【００２８】
続いて、図７Ｃ（ｇ）に示すように、フォトリソグラフィを用いずに低電圧駆動ＴＦＴ
のゲート電極５をマスクとして、高駆動電圧ｎチャネルＴＦＴと高駆動電圧ｐチャネルＴ
ＦＴのチャネル領域に対して、低濃度にＰのドーピングを行い、高駆動電圧ＴＦＴのＢ＆
Ｐドープチャネル領域３ｅを形成した。ここでは、Ｐの注入量を、８．０ｘ１０１１ｃｍ
−２とした。続いて、エキシマレーザ光の光照射により、注入ドーパントの活性化を行っ
た。その後、デバイスの信頼性を向上させるため、水素化処理を行った。
【００２９】
次に、図７Ｃ（ｈ）に示すように、ＰＣＶＤ法を用いて、第２のゲート絶縁膜６となる
ＳｉＯ２膜を膜厚１００ｎｍに堆積した後、ｎ＋型のポリシリコンを２５０ｎｍの膜厚に
堆積し、フォトリソグラフィ法およびドライエッチング法を用いてこれをパターニングし
て、高電圧駆動ＴＦＴのゲート電極７を形成した。高電圧駆動ＴＦＴのドレイン耐圧の要
求値が、４０Ｖと高いため、そのチャネル長は、２０μｍと長くした。４０Ｖに対するゲ
ート絶縁膜の信頼性を確保するため、高電圧駆動ＴＦＴのゲート絶縁膜を１５０ｎｍと厚
くした。
続いて、図７Ｃ（ｉ）に示すように、島状多結晶シリコン膜３上のＳｉＯ２の全体の膜
厚が５００ｎｍとなるように、層間絶縁膜８となるＳｉＯ２膜をＰＣＶＤ法により膜厚３
００ｎｍに成膜した。次に、ソース・ドレイン領域上にコンタクトホールを開設し、スパ
ッタ法によりＳｉ含有Ａｌを４００ｎｍの膜厚に堆積した後、これをパターニングして電
極９を形成した。シリコンを微量に含んだアルミニウムには、多結晶シリコンとのコンタ
クト抵抗を低減させる効果がある。
その後、必要に応じて、さらに層間膜、配線、電極等を形成する。また、基板上にＴＦ
Ｔを高密度に集積する場合は、多層配線構造とするのがよい。
【００３０】
このようにして作製された低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのＩｄ−Ｖｇ特性
を図８に示す。同図に示されるように、しきい値電圧は、ｎチャネルＴＦＴについては、
低電圧駆動ＴＦＴが+１Ｖ、高電圧駆動ＴＦＴが+３Ｖであった。また、ｐチャネルＴＦＴ
については、低電圧駆動ＴＦＴが‐１Ｖ、高電圧駆動ＴＦＴが−３Ｖであった。ゲート絶
縁膜の厚さが等しいｎチャネルＴＦＴ、ｐチャネＴＦＴルとで、対称にそろったＩｄ−Ｖ
ｇ特性が得られた。
【実施例２】
【００３１】
図９Ａ（ａ）〜図９Ｂ（ｆ）は、本発明の実施例２の薄膜半導体装置の製造工程を示す
工程順の断面図である。図９Ａ、Ｂにおいて、実施例１の図７Ａ〜Ｃの部分と共通する部
分には同一の参照符号を付し、その説明は適宜省略する。
図９Ａ（ａ）に示すように、実施例１と同様の方法により、絶縁性基板１上にアンダー
コート層２を形成し、その上に膜厚４０ｎｍのａ−Ｓｉ膜３Ａを形成した。続いて、図９
Ａ（ｂ）に示すように、ａ−Ｓｉ膜３Ａ上に、低電圧駆動ＴＦＴ形成領域上に開口を設け
たレジストパターン１０ｃを形成し、Ｂを、ドーズ量：１．０ｘ１０１２ｃｍ−２、加速
電圧：１０ｋｅＶの条件でイオン注入して、ノンドープのａ−Ｓｉ膜３ＡにＢドープ領域
１１を形成した。
【００３２】
レーザアニールによりａ−Ｓｉ膜３Ａを結晶化した後、図９Ａ（ｃ）に示すように、多
結晶シリコン膜をエッチングして島状多結晶シリコン膜３を形成した。
ＳｉＯ２膜からなる膜厚５０ｎｍの第１のゲート絶縁膜４を形成し、その上にｎ＋型の
多結晶シリコン膜からなる膜厚２５０ｎｍのゲート電極５を形成した後、図９Ｂ（ｄ）に
示すように、ｐチャネルＴＦＴの全領域上と高電圧駆動ｎチャネルＴＦＴのチャネル領域
上をレジストパターン１０ａにて覆い、これとゲート電極５をマスクとしてＰを注入して
ｎチャネルＴＦＴのソース・ドレイン領域３ｎを形成した。ソース・ドレイン領域３ｎ間
に挟まれた多結晶シリコン膜が、低電圧駆動ｎチャネルＴＦＴのＢドープチャネル領域３
ｄと高電圧駆動ｎチャネルＴＦＴのノンドープチャネル領域３ｆとなる。続いて、図９Ｂ
（ｅ）に示すように、全てのｎチャネルＴＦＴの形成領域上と高電圧駆動ｐチャネルＴＦ
Ｔのチャネル領域上をレジストパターン１０ｂにて覆い、このレジストパターンとゲート
電極５をマスクとして、Ｂイオンを注入してｐチャネルＴＦＴのソース・ドレイン領域３
ｐを形成した。形成されたソース・ドレイン領域３ｐ間に挟まれた多結晶シリコン膜が低
電圧駆動ｐチャネルＴＦＴのＢドープチャネル領域３ｄと高電圧駆動ｐチャネルＴＦＴの
ノンドープチャネル領域３ｆとなる。
その後、図９Ｂ（ｆ）に示すように、膜厚１００ｎｍの第２のゲート絶縁膜６を形成し
、その上にｎ＋型の多結晶シリコン膜からなる膜厚２５０ｎｍの高電圧駆動ＴＦＴのゲー
ト電極７を形成し、更にその上に層間絶縁膜８を形成した後、コンタクトホールを開口し
電極９を形成した。
【００３３】
本実施例では、Ｂイオンのドーズを、１．０ｘ１０１２ｃｍ−２としたが、設定しよう
とするしきい値電圧とゲート絶縁膜厚より、図１（ａ）の関係を参照して、１．０ｘ１０
１１〜２．０ｘ１０１２ｃｍ−２の範囲で適宜に設定することができる。
また、実施例２では、高電圧駆動ＴＦＴのチャネル領域をノンドープとしたが、回路の
しきい値電圧の要求に応じて、低電圧駆動ＴＦＴでのドーズ量以下の、１．０ｘ１０１１
〜２．０ｘ１０１２ｃｍ−２の範囲で、Ｂイオンの注入を行ってもよい。このイオン注入
は、低電圧駆動ＴＦＴ形成領域をマスクで覆って行うこともできるが、マスクレスで行う
こともできる。
更に、回路のしきい値電圧値の要求に応じて、ｐチャネル型の低電圧駆動ＴＦＴおよび
高電圧駆動ＴＦＴの両方のチャネル領域に、Ｐのチャネル注入により、しきい値電圧を負
の方向に調整してもよい。これは、例えば低電圧駆動ｐチャネルＴＦＴと高電圧駆動ｐチ
ャネルＴＦＴのチャネル領域に開口を設けたレジストパターンを形成し、これをマスクと
してＰイオンの注入を行えばよい。イオン注入法で導入するＰのドーズは、設定しようと
するしきい値電圧によっても変わるものの、一例として１．０ｘ１０１２ｃｍ−２、加速
電圧：７０ｋｅＶが挙げられる。
【実施例３】
【００３４】
実施例２の図９Ａ（ａ）に示すように、ａ−Ｓｉ膜３Ａを形成した後、図９Ａ（ｂ）に
示すように、低電圧駆動ＴＦＴ形成領域上に開口を設けたレジストパターン１０ｃを形成
し、Ｂを、ドーズ量：１．０ｘ１０１２ｃｍ−２、加速電圧：１０ｋｅＶの条件でイオン
注入して、低電圧駆動ＴＦＴ形成領域にＢドープ領域を形成した。続いて、高電圧駆動Ｔ
ＦＴ形成領域上に開口を設けたレジストパターン〔図示なし、図９Ａ（ｂ）と逆パターン
のレジスト膜〕を形成し、Ｐを、ドーズ量：１．０ｘ１０１１ｃｍ−２、加速電圧：８０
ｋｅＶの条件でイオン注入して、高電圧駆動ＴＦＴ形成領域にＰドープ領域を形成した。
その後、低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのゲート電極材料にアルミニウムを用
い、実施例２と同様の工程を経て薄膜半導体装置の製造した。
本実施例によれば、高電圧駆動ＴＦＴのチャネルドープを最小限に抑えることができる
ので、ソース・ドレイン間のキャリアの散乱を抑制することができる。
【実施例４】
【００３５】
実施例２の図９Ａ（ａ）に示すように、ａ−Ｓｉ膜３Ａを形成した後、マスクを介す
ることなく、Ｂを、ドーズ量：１．０ｘ１０１２ｃｍ−２、加速電圧：１０ｋｅＶの条件
でイオン注入して、全ａ−Ｓｉ膜３ＡをＢドープ領域とした。その後、結晶化、島領域に
パターニング、第１のゲート絶縁膜（膜厚５０ｎｍ）の形成、低電圧駆動ＴＦＴのゲート
電極（Ａｌ）の形成、の各工程を経て、図７Ｂ（ｄ）に示す状態に加工し、その状態で、
Ｐを、ドーズ量：２．０ｘ１０１２ｃｍ−２、加速電圧：８０ｋｅＶの条件でイオン注入
して、高電圧駆動ＴＦＴ形成領域の島状多結晶シリコン膜をＢ＆Ｐドープ領域とした。そ
の後、ｐチャネル型ＴＦＴのソース・ドレイン領域およびｎチャネル型ＴＦＴのソース・
ドレイン領域をフォトリソグラフィ法およびイオン注入法を用いて形成し、続いて、第２
のゲート絶縁膜（膜厚１５０ｎｍ）および高電圧駆動ＴＦＴゲート電極（Ａｌ）を形成し
た。
本実施例では、高電圧駆動ＴＦＴのゲート絶縁膜の膜厚が、２００（５０＋１５０）ｎ
ｍと厚くなったが、高いドーズ量でＰイオンをチャネルドープすることにより、ｐチャネ
ル型およびｎチャネル型の両方の高電圧駆動ＴＦＴのしきい値電圧を低く抑えることがで
きた。
【００３６】
図１０は、本発明の第２の実施の形態を示す断面図である。本実施の形態においては、
第１の実施の形態の場合とは異なって、低電圧駆動ＴＦＴと高電圧駆動ＴＦＴとのチャネ
ルドーピングは等しくしてあり、その代わりに低電圧駆動ＴＦＴと高電圧駆動ＴＦＴとで
仕事関数の異なる材料を用いてゲート電極を形成している。図１０に示されるように、絶
縁性基板１上には、各トランジスタの活性領域となる島状多結晶シリコン膜３がそれぞれ
孤立して設けられており、各島状多結晶シリコン膜３上には、第１のゲート絶縁膜４を介
して低電圧駆動ＴＦＴ用の高仕事関数材料ゲート電極５ａが形成され、また、第１および
第２のゲート絶縁膜４、６を介して高電圧駆動ＴＦＴ用の低仕事関数材料ゲート電極７ａ
が形成されている。
低電圧駆動および高電圧駆動ｎチャネルＴＦＴの島状多結晶シリコン膜３にはｎ型不純
物が高濃度にドープされたソース・ドレイン領域３ｎが形成されており、また低電圧駆動
および高電圧駆動ｐチャネルＴＦＴの島状多結晶シリコン膜３にはｐ型不純物が高濃度に
ドープされたソース・ドレイン領域３ｐが形成されている。それらのソース・ドレイン領
域に挟まれたチャネル領域３ｃは、本実施の形態では全てのトランジスタについて同一の
不純物ドーピング状態になされている。
本実施の形態において、高仕事関数材料ゲート電極５ａの材料には、例えば図５に示さ
れた材料の中から比較的仕事関数が高いものが選択され、低仕事関数材料ゲート電極７ａ
の材料には、例えば図５に示された材料の中から比較的仕事関数が低いものが選択される
。それらの材料の選択は、低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴのしきい値電圧をど
のような値にするかによって決定される。
本実施の形態において、チャネル領域３ｃの不純物濃度は全て同じになされていたが、
それぞれが異なる適当な濃度に選択されていてもよい。また、第２の実施の形態と第１の
実施の形態とを組み合わせて実施するようにしてもよい。
なお、本発明において、ゲート電極は複数の導電性材料からなる多層膜によって構成す
ることができる。その場合、最下層（最もチャネル領域に近い層）の材料の仕事関数のみ
を問題とすればよい。例えば、Ｐ等のドナーが高濃度にドープされたシリコンの仕事関数
は３．９ｅＶと低いため、しきい値電圧を比較的低く調整する必要がある高駆動電圧ＴＦ
Ｔのゲート電極７（７ａ）材料に適しており、一方、Ｂ等のアクセプタが高濃度にドープ
されたシリコンは、その仕事関数が５．１ｅＶと高いため、しきい値電圧を比較的高く調
整する必要がある低駆動電圧ＴＦＴのゲート電極５（５ａ）材料に適しているが、これら
を用い、かつ、ゲート配線を低抵抗としたい場合、ドープトシリコンの上層に、アルミニ
ウムもしくは銅を積層して低抵抗配線、多層ゲート電極構造を用いるとよい。
【実施例５】
【００３７】
図１１は、本発明の実施例５を示す断面図である。なお、本実施例の製造方法は、すべ
てのＴＦＴのチャネル領域がノンドープである点とゲート電極の材料が金属材料である点
を除いて、実施例１、２と同じであり、そして、図１１において、図７Ａ〜Ｃや図９Ａ、
Ｂに示した実施例１、２の部分と同等の部分には同一の参照符号が付されているので、実
施例５の詳細な説明は省略し、主として低電圧駆動ＴＦＴおよび高電圧駆動ＴＦＴの各々
のゲート電極について説明する。
低電圧駆動ＴＦＴのゲート電極５を、仕事関数が比較的高いクロム（Ｃｒ）により形成
する一方、高電圧駆動ＴＦＴのゲート電極７を、仕事関数が比較的低いチタン（Ｔｉ）か
らなる材料で形成した。これにより、図８に示した実施例１により得られた特性と同様の
特性を持つ薄膜半導体装置を得ることができた。
本実施例では、低電圧駆動ＴＦＴのゲート電極５をＣｒ、高電圧駆動ＴＦＴ のゲート
電極７をＴｉとしたが、求められるしきい値電圧に応じて適宜他の材料と交換してもよい
。例えば、ドナーであるＰを高濃度に導入したシリコンの仕事関数は、３．９ｅＶと低い
ため、しきい値電圧を比較的低く調整する必要がある高駆動電圧ＴＦＴのゲート電極７材
料に適している。一方、アクセプタであるＢを高濃度に導入したシリコンは、その仕事関
数が４．９ｅＶと高いため、しきい値電圧を比較的高く調整する必要がある低駆動電圧Ｔ
ＦＴのゲート電極５材料に適している。また、本実施例では、チャネル領域をノンドープ
としたが低濃度にアクセプタまたはドナーをドープするようにしてもよい。
【００３８】
以上説明した実施の形態、実施例では、ソース・ドレイン領域はシングルドレイン（Ｓ
Ｄ）構造に形成されていたが、低および高電圧駆動ＴＦＴのソース・ドレイン領域を、そ
れぞれ高不純物濃度ソース・ドレイン領域と低不純物濃度ソース・ドレイン領域（いわゆ
るＬＤＤ領域）によって形成し、トランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造とするようにしてもよい。この場合、高不純物濃度ソース・ドレイン領域
と低不純物濃度ソース・ドレイン領域の両方をレジストパターンをマスクとして形成する
こともできるが、低不純物濃度ソース・ドレイン領域の方は、ゲート電極をマスクとして
形成するようにしても良い。このように、全てのトランジスタをＬＤＤ構造とすることも
できるが、高電圧駆動ＴＦＴのみを、あるいは高電圧駆動ｎチャネルＴＦＴのみをＬＤＤ
構造とすることもできる。
【００３９】
図１２は、高電圧駆動ｎチャネルＴＦＴのみをＬＤＤ構造とする場合の薄膜半導体装置
の製造方法の一例を示す工程順の断面図である。図１２（ａ）に示すように、絶縁性基板
１上のＴＦＴ形成領域にｐ型不純物がドープされた島状多結晶シリコン膜（それ以上不純
物がドープされない領域はアクセプタ増強領域３ａとなる）３を形成し、その上に第１の
ゲート絶縁膜４と低電圧駆動ＴＦＴのゲート電極５を形成した後、高電圧駆動ｎチャネル
ＴＦＴのソース・ドレイン領域（ＬＤＤ領域を含む）を形成すべき領域に開口を有するレ
ジストパターン１０ｄを形成する。そして、ｎ型不純物として例えばＰを低ドーズ量でイ
オン注入してＬＤＤ領域３ｇを形成する。次に、図１２（ｂ）に示すように、ｐチャネル
ＴＦＴの全領域上と高電圧駆動ｎチャネルＴＦＴのチャネル領域およびＬＤＤ領域として
残すべき領域上をレジストパターン１０ｄにて覆った後、例えばＰを高ドーズ量でイオン
注入してｎチャネルＴＦＴの高不純物濃度のソース・ドレイン領域３ｎを形成する。その
後、図１２（ｃ）に示すように、高電圧駆動および低電圧駆動ｐチャネルＴＦＴのソース
・ドレイン領域３ｐを形成し、マスクレスでｎ型不純物を注入して高電圧駆動ＴＦＴのチ
ャネル領域にチャネルドープを行ってドナー増強領域３ｂを形成した後、第２のゲート絶
縁膜６と高電圧駆動ＴＦＴのゲート電極７を形成する。
なお、上記の工程において、ＬＤＤ領域３ｇを形成する工程、高不純物濃度のソース・
ドレイン領域３ｎまたは３ｐを形成する工程、ドナー増強領域３ｂを形成する工程の順序
は適宜入れ替えることができる。
【００４０】
図１３は、高電圧駆動ｎチャネルＴＦＴのみをＬＤＤ構造とする場合のもう一つの薄膜
半導体装置の製造方法を示す工程順の断面図である。図１３（ａ）に示すように、絶縁性
基板１上のＴＦＴ形成領域にｐ型不純物がドープされた島状多結晶シリコン膜（それ以上
不純物がドープされない領域はアクセプタ増強領域３ａとなる）３を形成し、その上に第
１のゲート絶縁膜４と低電圧駆動ＴＦＴのゲート電極５を形成した後、低電圧駆動ｎチャ
ネルＴＦＴ形成領域上と高電圧駆動ｎチャネルＴＦＴの高不純物濃度ソース・ドレイン領
域形成領域上に開口を有するレジストパターン１０ｅにて表面を覆った後、例えばＰを高
ドーズ量でイオン注入してｎチャネルＴＦＴの高不純物濃度のソース・ドレイン領域３ｎ
を形成する。次に、図１３（ｂ）に示すように、低電圧駆動および高電圧駆動ｐチャネル
ＴＦＴのソース・ドレイン領域３ｐを形成し、マスクレスでｎ型不純物を注入して高電圧
駆動ＴＦＴのドナー増強領域３ｂを形成した後、第２のゲート絶縁膜６と高電圧駆動ＴＦ
Ｔのゲート電極７を形成する。続いて、図１３（ｃ）に示すように、高電圧駆動ｎチャネ
ルＴＦＴ形成領域に開口を有するレジストパターン１０ｆを形成し、レジストパターン１
０ｆおよび高電圧駆動ｎチャネルＴＦＴのゲート電極７をマスクとして、ｎ型不純物とな
る例えばＰを低ドーズ量でイオン注入してＬＤＤ領域３ｇを形成する。そして、レジスト
パターン１０ｆを除去する。
なお、図１３に示す本実施の形態においても、高不純物濃度のソース・ドレイン領域３
ｎまたは３ｐを形成する工程、ドナー増強領域３ｂを形成する工程の順序は適宜入れ替え
ることができる。
【００４１】
また、上記の実施の形態、実施例では、ｎチャネルＴＦＴとｐチャネルＴＦＴの両方が
高および低電圧駆動ＴＦＴを有するものであったが、いずれか一方のみが高および低電圧
駆動ＴＦＴを有するものであってよい。あるいは、ｎチャネルＴＦＴ、ｐチャネルＴＦＴ
のいずれか一方のみを有する薄膜半導体装置であってもよい。ｎチャネルＴＦＴのみによ
り構成する場合には、高速な薄膜半導体装置を実現することができる。またｐチャネルＴ
ＦＴのみにより構成する場合には、高耐圧な薄膜半導体装置を実現することができる。
図１４は、ｐチャネル型のみを低電圧駆動および高電圧駆動ＴＦＴとした薄膜半導体装
置の例を示す断面図である。図１４（ａ）には、ｎチャネル型は低電圧駆動ＴＦＴのみが
形成され、ｐチャネル型については低電圧駆動および高電圧駆動ＴＦＴが形成された例が
示されている。また、図１４（ｂ）には、ｎチャネル型は高電圧駆動ＴＦＴのみが形成さ
れ、ｐチャネル型については低電圧駆動および高電圧駆動ＴＦＴが形成された例が示され
ている。また、図１４（ｃ）には、ｐチャネル型の低電圧駆動および高電圧駆動ＴＦＴの
みによって薄膜半導体装置が形成された例が示されている。次に、図１４（ｃ）に示され
る薄膜半導体装置の実施例について説明する。
【実施例６】
【００４２】
まず、絶縁性基板１上に、アンダーコート層となる酸化膜をＰＣＶＤ法により、１００
ｎｍの膜厚で形成した。その上にＰＣＶＤ法を用いて４０ｎｍの膜厚のａ−Ｓｉ膜を形成
し、ドーズ量：１．０ｘ１０１２ｃｍ‐２、加速電圧：１０ｋｅＶの条件でＢをイオン注
入した後、レーザアニール法により多結晶化を行い、更にパターニングを行って、複数の
島状多結晶シリコン膜３を形成した。
次に、ＰＣＶＤ法により膜厚５０ｎｍのＳｉＯ２膜を堆積して第１のゲート絶縁膜４を
形成した後、ＰＣＶＤ法によりｎ＋型の多結晶シリコンを膜厚２５０ｎｍに堆積し、選択
的にエッチングして低電圧駆動ＴＦＴのゲート電極５を形成した。続いて、高電圧駆動ｐ
チャネルＴＦＴのチャネル領域上をレジストパターンにて覆った後、このレジストパター
ンと低電圧駆動ｐチャネルＴＦＴのゲート電極５をマスクとして、Ｂを、ドーズ量：１．
０ｘ１０１５ｃｍ‐２、加速電圧：４０ｋｅＶの条件でイオン注入して低電圧駆動および
高電圧駆動ＴＦＴのソース・ドレイン領域３ｐを形成した。次いで、マスクレス状態で８
．０ｘ１０１１ｃｍ−２のドーズ量でＰをイオン注入して、高駆動電圧ＴＦＴのチャネル
領域のみにドナーをドープした。次に、ＰＣＶＤ法により、第２のゲート絶縁膜６となる
ＳｉＯ２膜を膜厚１００ｎｍに堆積した後、ｎ＋型のポリシリコンを２５０ｎｍの膜厚に
堆積し、これをパターニングして、高電圧駆動ＴＦＴのゲート電極７を形成した。
その後、層間絶縁膜を堆積し、コンタクトホールを開設し、必要な電極、配線を形成し
た。そして、特性を測定したところ、低電圧駆動ＴＦＴのしきい値電圧は−１Ｖ、高電圧
駆動ＴＦＴのしきい値電圧は−３Ｖであった。
【００４３】
本発明に係る薄膜半導体装置は、高電圧駆動ＴＦＴと低電圧駆動ＴＦＴとが同一基板上
に形成されるすべてのデバイスに適用できるが、特に画像表示装置に好適に採用できる。
図１５は、本発明によるＴＦＴを用いて作製した液晶表示装置のアクティブマトリクス基
板の平面図である。アクティブマトリクス基板２０は、ガラス基板２１の一辺に沿って引
き出し部２２を設けると共に基板中央部に画像表示部２５を設け、画像表示部２５の周辺
に沿ってデータドライバ２３とゲートドライバ２４を配置したものである。データドライ
バ２３およびゲートドライバ２４には、それぞれ多結晶シリコン膜を活性層とする低電圧
駆動ＴＦＴと高電圧駆動ＴＦＴとが形成されており、これらのトランジスタは本発明に従
いしきい値電圧調整が行われている。また、画像表示部２５には、非晶質シリコン膜また
は多結晶シリコン膜を用いたＴＦＴがマトリクス状に配置されている。
図１５に示した例では画像表示部２５とドライバ２３、２４とが同一基板上に形成され
ていたが、データドライバ２３とゲートドライバ２４を画像表示部２５とは異なる基板上
に形成し、ドライバの形成された基板を画像表示部の形成された基板上に取り付ける（所
謂 glass on glass 構成）ようにしてもよい。
【符号の説明】
【００４４】
１ 絶縁性基板
２ アンダーコート層
３ 島状多結晶シリコン膜
３Ａ 非晶質シリコン膜（ａ−Ｓｉ膜）
３Ｂ 多結晶シリコン膜（poly-Ｓｉ膜）
３ａ アクセプタ増強領域
３ｂ ドナー増強領域
３ｃ チャネル領域
３ｄ Ｂドープチャネル領域
３ｅ Ｂ＆Ｐドープチャネル領域
３ｆ ノンドープチャネル領域
３ｇ ＬＤＤ領域
４ 第１のゲート絶縁膜
５、７ ゲート電極
５ａ 高仕事関数材料ゲート電極
６ 第２のゲート絶縁膜
７ａ 低仕事関数材料ゲート電極
８ 層間絶縁膜
９ 電極
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ レジストパターン
１１ Ｂドープ領域
２０ アクティブマトリクス基板
２１ ガラス基板
２２ 引き出し部
２３ データドライバ
２４ ゲートドライバ
２５ 画像表示部
【特許請求の範囲】
【請求項１】
膜厚の薄い第１種ゲート絶縁膜を挟んでゲート電極と半導体薄膜とが対向している低電圧
駆動薄膜トランジスタと、前記第１種ゲート絶縁膜より膜厚の厚い第２種ゲート絶縁膜を
挟んでゲート電極と半導体薄膜とが対向している高電圧駆動薄膜トランジスタとが絶縁性
基板上に配置されている薄膜半導体装置において、高電圧駆動薄膜トランジスタは、同極
性の低電圧駆動薄膜トランジスタに対して、ゲート絶縁膜を同一と仮定した場合に、しき
い値電圧が低下するように調整されていることを特徴とする薄膜半導体装置。
【請求項２】
ｐ型不純物濃度を正値で表現しｎ型不純物濃度を負値で表現すると、前記高電圧駆動薄膜
トランジスタのチャネル領域の不純物ドーピングは、前記低電圧駆動薄膜トランジスタの
チャネル領域の不純物ドーピングより負側に調整されていることを特徴とする請求項1に
記載の薄膜半導体装置。
【請求項３】
前記高電圧駆動薄膜トランジスタのゲート電極材料は、その仕事関数が前記低電圧駆動薄
膜トランジスタのゲート電極材料のそれより小さくなるように選定されていることを特徴
とする請求項１または２に記載の薄膜半導体装置。
【請求項４】
前記高電圧駆動薄膜トランジスタのゲート電極材料とそのチャネル領域の不純物ドーピン
グは、前記低電圧駆動薄膜トランジスタのゲート電極材料とそのチャネル領域の不純物ド
ーピングに対して、ゲート絶縁膜を同一と仮定した場合に、しきい値電圧が低下するよう
に調整されていることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項５】
前記低電圧駆動薄膜トランジスタおよび前記高電圧駆動薄膜トランジスタが共にｐチャネ
ル型トランジスタを含んでいることを特徴とする請求項１から４のいずれかに記載の薄膜
半導体装置。
【請求項６】
前記第１種ゲート絶縁膜が第１のゲート絶縁膜により形成されており、前記第２種ゲート
絶縁膜が前記第１のゲート絶縁膜とその上に積層された第２のゲート絶縁膜とにより形成
されていることを特徴とする請求項１から５のいずれかに記載の薄膜半導体装置。
【請求項７】
前記半導体薄膜が多結晶シリコン薄膜により構成されていることを特徴とする請求項１か
ら６のいずれかに記載の薄膜半導体装置。
【請求項８】
前記高電圧駆動薄膜トランジスタのチャネル領域に含まれるｐ型ドーパント（アクセプタ
）の濃度は、前記低電圧駆動薄膜トランジスタのチャネル領域に含まれるｐ型ドーパント
のそれより低いことを特徴とする請求項４から７のいずれかに記載の薄膜半導体装置。
【請求項９】
前記高電圧駆動薄膜トランジスタのチャネル領域に含まれるｎ型ドーパント（ドナー）の
濃度は、前記低電圧駆動薄膜トランジスタのチャネル領域に含まれるｎ型ドーパントのそ
れより高いことを特徴とする請求項４から７のいずれかに記載の薄膜半導体装置。
【請求項１０】
前記低電圧駆動薄膜トランジスタのチャネル領域にはｐ型ドーパントが含まれており、前
記高電圧駆動薄膜トランジスタののチャネル領域にはｐ型およびｎ型の両方のドーパント
が含まれていることを特徴とする請求項１から７のいずれかに記載の薄膜半導体装置。
【請求項１１】
ｎ型の前記高電圧駆動薄膜トランジスタのソース・ドレイン領域は、ＬＤＤ（Lightly Do
ped Drain）構造に形成されていることを特徴とする請求項１から１０のいずれかに記載
の薄膜半導体装置。
【請求項１２】
前記低電圧駆動薄膜トランジスタおよび前記高電圧駆動薄膜トランジスタが、画像表示装
置におけるアクティブマトリクス基板のゲートドライバ回路およびデータドライバ回路に
含まれていることを特徴する請求項１から１１のいずれかに記載の薄膜半導体装置。
【請求項１３】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、低電圧駆動薄膜ト
ランジスタ形成領域上および高電圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁
膜を形成する工程と、第１および第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トラン
ジスタ用のゲート電極を形成する工程と、を有する薄膜半導体装置の製造方法において、
低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と高電圧駆動薄膜トランジス
タ用のゲート電極を形成する工程との間に、低電圧駆動薄膜トランジスタ形成領域および
高電圧駆動薄膜トランジスタ形成領域の前記半導体薄膜にｎ型のドーパントを導入する工
程が付加されることを特徴とする薄膜半導体装置の製造方法。
【請求項１４】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、第１のゲート絶縁
膜に重ねてその上に第２のゲート絶縁膜を形成する工程と、第１および第２のゲート絶縁
膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、を有する
薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成する工程と低電圧
駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、低電圧駆動薄膜トランジ
スタ形成領域に開口を有するマスクを介して半導体薄膜にｐ型のドーパントを導入する工
程が付加されることを特徴とする薄膜半導体装置の製造方法。
【請求項１５】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、第１のゲート絶縁
膜に重ねてその上に第２のゲート絶縁膜を形成する工程と、第１および第２のゲート絶縁
膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、を有する
薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成する工程と低電圧
駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、高電圧駆動薄膜トランジ
スタ形成領域に開口を有するマスクを介して半導体薄膜にｎ型のドーパントを導入する工
程が付加されることを特徴とする薄膜半導体装置の製造方法。
【請求項１６】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、第１のゲート絶縁
膜に重ねてその上に第２のゲート絶縁膜を形成する工程と、第１および第２のゲート絶縁
膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、を有する
薄膜半導体装置の製造方法において、前記低電圧駆動薄膜トランジスタ用のゲート電極材
料の仕事関数は前記高電圧駆動薄膜トランジスタ用のゲート電極材料の仕事関数より大き
いことを特徴とする薄膜半導体装置の製造方法。
【請求項１７】
低電圧駆動および高電圧駆動薄膜トランジスタがそれぞれｐチャネル薄膜トランジスタで
あることを特徴とする請求項１３から１６のいずれかに記載の薄膜半導体装置の製造方法
。
【請求項１８】
前記半導体薄膜を形成する工程には、アモルファスシリコン膜の形成工程とそのアモルフ
ァスシリコン膜の多結晶化する工程とが含まれており、前記低電圧駆動および高電圧駆動
薄膜トランジスタのゲート電極はそれぞれ多結晶シリコン薄膜上に形成されることを特徴
とする請求項１３から１７のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１９】
前記多結晶化する工程は、レーザビームの照射によって行われることを特徴とする請求項
１８に記載の薄膜半導体装置の製造方法。
【請求項２０】
マスクを介してｐ型またはｎ型ドーパントがドープされる工程の前若しくは後に、低電圧
駆動薄膜トランジスタ形成領域および高電圧駆動薄膜トランジスタ形成領域の半導体薄膜
にｐ型ドーパントをドープする工程が付加されることを特徴とする請求項１４、１５また
は１７から１９のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１】
膜厚の薄い第１種ゲート絶縁膜を挟んでゲート電極と半導体薄膜とが対向している低電圧
駆動薄膜トランジスタと、前記第１種ゲート絶縁膜より膜厚の厚い第２種ゲート絶縁膜を
挟んでゲート電極と半導体薄膜とが対向している高電圧駆動薄膜トランジスタとが絶縁性
基板上に配置されている薄膜半導体装置において、高電圧駆動薄膜トランジスタは、同極
性の低電圧駆動薄膜トランジスタに対して、ゲート絶縁膜を同一と仮定した場合に、しき
い値電圧が低下するように調整されていることを特徴とする薄膜半導体装置。
【請求項２】
ｐ型不純物濃度を正値で表現しｎ型不純物濃度を負値で表現すると、前記高電圧駆動薄膜
トランジスタのチャネル領域の不純物ドーピングは、前記低電圧駆動薄膜トランジスタの
チャネル領域の不純物ドーピングより負側に調整されていることを特徴とする請求項1に
記載の薄膜半導体装置。
【請求項３】
前記高電圧駆動薄膜トランジスタのゲート電極材料は、その仕事関数が前記低電圧駆動薄
膜トランジスタのゲート電極材料のそれより小さくなるように選定されていることを特徴
とする請求項１または２に記載の薄膜半導体装置。
【請求項４】
前記高電圧駆動薄膜トランジスタのゲート電極材料とそのチャネル領域の不純物ドーピン
グは、前記低電圧駆動薄膜トランジスタのゲート電極材料とそのチャネル領域の不純物ド
ーピングに対して、ゲート絶縁膜を同一と仮定した場合に、しきい値電圧が低下するよう
に調整されていることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項５】
前記低電圧駆動薄膜トランジスタおよび前記高電圧駆動薄膜トランジスタが共にｐチャネ
ル型トランジスタを含んでいることを特徴とする請求項１から４のいずれかに記載の薄膜
半導体装置。
【請求項６】
前記第１種ゲート絶縁膜が第１のゲート絶縁膜により形成されており、前記第２種ゲート
絶縁膜が前記第１のゲート絶縁膜とその上に積層された第２のゲート絶縁膜とにより形成
されていることを特徴とする請求項１から５のいずれかに記載の薄膜半導体装置。
【請求項７】
前記半導体薄膜が多結晶シリコン薄膜により構成されていることを特徴とする請求項１か
ら６のいずれかに記載の薄膜半導体装置。
【請求項８】
前記高電圧駆動薄膜トランジスタのチャネル領域に含まれるｐ型ドーパント（アクセプタ
）の濃度は、前記低電圧駆動薄膜トランジスタのチャネル領域に含まれるｐ型ドーパント
のそれより低いことを特徴とする請求項４から７のいずれかに記載の薄膜半導体装置。
【請求項９】
前記高電圧駆動薄膜トランジスタのチャネル領域に含まれるｎ型ドーパント（ドナー）の
濃度は、前記低電圧駆動薄膜トランジスタのチャネル領域に含まれるｎ型ドーパントのそ
れより高いことを特徴とする請求項４から７のいずれかに記載の薄膜半導体装置。
【請求項１０】
前記低電圧駆動薄膜トランジスタのチャネル領域にはｐ型ドーパントが含まれており、前
記高電圧駆動薄膜トランジスタののチャネル領域にはｐ型およびｎ型の両方のドーパント
が含まれていることを特徴とする請求項１から７のいずれかに記載の薄膜半導体装置。
【請求項１１】
ｎ型の前記高電圧駆動薄膜トランジスタのソース・ドレイン領域は、ＬＤＤ（Lightly Do
ped Drain）構造に形成されていることを特徴とする請求項１から１０のいずれかに記載
の薄膜半導体装置。
【請求項１２】
前記低電圧駆動薄膜トランジスタおよび前記高電圧駆動薄膜トランジスタが、画像表示装
置におけるアクティブマトリクス基板のゲートドライバ回路およびデータドライバ回路に
含まれていることを特徴する請求項１から１１のいずれかに記載の薄膜半導体装置。
【請求項１３】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、低電圧駆動薄膜ト
ランジスタ形成領域上および高電圧駆動薄膜トランジスタ形成領域上に第２のゲート絶縁
膜を形成する工程と、第１および第２のゲート絶縁膜の積層膜上に高電圧駆動薄膜トラン
ジスタ用のゲート電極を形成する工程と、を有する薄膜半導体装置の製造方法において、
低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と高電圧駆動薄膜トランジス
タ用のゲート電極を形成する工程との間に、低電圧駆動薄膜トランジスタ形成領域および
高電圧駆動薄膜トランジスタ形成領域の前記半導体薄膜にｎ型のドーパントを導入する工
程が付加されることを特徴とする薄膜半導体装置の製造方法。
【請求項１４】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、第１のゲート絶縁
膜に重ねてその上に第２のゲート絶縁膜を形成する工程と、第１および第２のゲート絶縁
膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、を有する
薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成する工程と低電圧
駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、低電圧駆動薄膜トランジ
スタ形成領域に開口を有するマスクを介して半導体薄膜にｐ型のドーパントを導入する工
程が付加されることを特徴とする薄膜半導体装置の製造方法。
【請求項１５】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、第１のゲート絶縁
膜に重ねてその上に第２のゲート絶縁膜を形成する工程と、第１および第２のゲート絶縁
膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、を有する
薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成する工程と低電圧
駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、高電圧駆動薄膜トランジ
スタ形成領域に開口を有するマスクを介して半導体薄膜にｎ型のドーパントを導入する工
程が付加されることを特徴とする薄膜半導体装置の製造方法。
【請求項１６】
絶縁性基板上に半導体薄膜を形成する工程と、第１のゲート絶縁膜を形成する工程と、第
１のゲート絶縁膜上に低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、低
電圧駆動薄膜トランジスタのソース・ドレイン領域を形成する工程と、第１のゲート絶縁
膜に重ねてその上に第２のゲート絶縁膜を形成する工程と、第１および第２のゲート絶縁
膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程と、を有する
薄膜半導体装置の製造方法において、前記低電圧駆動薄膜トランジスタ用のゲート電極材
料の仕事関数は前記高電圧駆動薄膜トランジスタ用のゲート電極材料の仕事関数より大き
いことを特徴とする薄膜半導体装置の製造方法。
【請求項１７】
低電圧駆動および高電圧駆動薄膜トランジスタがそれぞれｐチャネル薄膜トランジスタで
あることを特徴とする請求項１３から１６のいずれかに記載の薄膜半導体装置の製造方法
。
【請求項１８】
前記半導体薄膜を形成する工程には、アモルファスシリコン膜の形成工程とそのアモルフ
ァスシリコン膜の多結晶化する工程とが含まれており、前記低電圧駆動および高電圧駆動
薄膜トランジスタのゲート電極はそれぞれ多結晶シリコン薄膜上に形成されることを特徴
とする請求項１３から１７のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１９】
前記多結晶化する工程は、レーザビームの照射によって行われることを特徴とする請求項
１８に記載の薄膜半導体装置の製造方法。
【請求項２０】
マスクを介してｐ型またはｎ型ドーパントがドープされる工程の前若しくは後に、低電圧
駆動薄膜トランジスタ形成領域および高電圧駆動薄膜トランジスタ形成領域の半導体薄膜
にｐ型ドーパントをドープする工程が付加されることを特徴とする請求項１４、１５また
は１７から１９のいずれかに記載の薄膜半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１９１２２８（Ｐ２０１２−１９１２２８Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１２−１１９８１７（Ｐ２０１２−１１９８１７）
【出願日】平成２４年５月２５日（２０１２．５．２５）
【分割の表示】特願２００５−１５４９６１（Ｐ２００５−１５４９６１）の分割
【原出願日】平成１７年５月２７日（２００５．５．２７）
【出願人】（５１１１３２２４７）ゲットナー・ファンデーション・エルエルシー (5)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２４年５月２５日（２０１２．５．２５）
【分割の表示】特願２００５−１５４９６１（Ｐ２００５−１５４９６１）の分割
【原出願日】平成１７年５月２７日（２００５．５．２７）
【出願人】（５１１１３２２４７）ゲットナー・ファンデーション・エルエルシー (5)
【Ｆターム（参考）】
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