【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】スイッチ部またはバッファ部と、論理回路部と、画素部と、を有する表示装置において、画素部は、第１の逆スタガ型薄膜トランジスタと、第１の逆スタガ型薄膜トランジスタの配線に接続する画素電極と、を有し、スイッチ部またはバッファ部は、第１の絶縁層、半導体層、及び第２の絶縁層を挟む第１のゲート電極及び第２のゲート電極を有する第２の逆スタガ型薄膜トランジスタを有し、論理回路部は、第３の逆スタガ型薄膜トランジスタ及び第４の逆スタガ型薄膜トランジスタにより構成されるインバータ回路を有し、第１の逆スタガ型薄膜トランジスタ乃至第４の逆スタガ型薄膜トランジスタは、同じ極性とする。インバータ回路はＥＤＭＯＳ回路である。 （もっと読む）

【課題】チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の上に形成され、第１の元素と第２の元素とを含むゲート絶縁膜２６と、ゲート絶縁膜２６の上に形成されたゲート電極２７とを備えている。ゲート絶縁膜２６は、半導体基板１１側においてゲート電極２７側と比べて第１の元素の含有量が多く、ゲート電極２７側において半導体基板１１側と比べて第２の元素の含有量が多い。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】ランダムばらつきをオンチップでモニターして、ＭＯＳＦＥＴのしきい値電圧ばらつきを減らすように基板電圧、電源電圧にフィードバックをかけることを可能とする。
【解決手段】ソースフォロアに接続された複数のペアトランジスタ１０と、複数のペアトランジスタ１０が接続され複数のペアトランジスタ１０の一つを選択する選択回路２１と、選択回路２１に接続されたラッチ回路２２と、ラッチ回路２２に入力すると同時にある一定の幅を持ったパルスが発振されるパルス発生回路２３と、ラッチ回路２２から出力される値と、パルス発生回路２３から出力される値が同じであるか否かによってペアトランジスタの差分の有無を判定する判定回路２４と、判定回路２４で差分があると判定された回数をカウントするカウンタ回路２６と、カウンタ回路２６で加算された値ｍと設定値ｋとを比較し、電源電圧もしくは基板電圧にフィードバックする比較回路２７とを有する。 （もっと読む）

【課題】金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。
【解決手段】半導体化合物１１上のゲート誘電体１９上にゲート電極２０を形成し、水素アニール２１を実施する。水素はゲート電極のＰｔやＰｄのような貴金属による触媒作用により原子状水素を形成しアニールを行い半導体化合物１１とゲート誘電体１９との界面を界面をパッシベートし、更には欠陥を回復する。 （もっと読む）

【課題】ゲート絶縁膜上のゲート電極の仕事関数を増大させることができ、低い閾値電圧の半導体装置を提供する。
【解決手段】半導体装置１は、基板(シリコン基板２)と、シリコン基板２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極(Ｐｔ含有Ｎｉ_３Ｓｉ電極１９)を備え、Ｐｔ含有Ｎｉ_３Ｓｉ電極１９が、ゲート絶縁膜４とＰｔ含有Ｎｉ_３Ｓｉ電極１９との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。 （もっと読む）

【課題】インバータ及びその動作方法並びにインバータを含む論理回路を提供する。
【解決手段】負荷トランジスタと駆動トランジスタとを含み、負荷トランジスタと駆動トランジスタとのうち、少なくとも一つは、ダブルゲート構造を有するインバータである。該ダブルゲート構造によって、負荷トランジスタまたは前記駆動トランジスタのスレショルド電圧が調節され、従って、該インバータは、Ｅ／Ｄ（enhancement／depletion）モードでありうる。 （もっと読む）

【課題】回路シミュレーションの精度を向上する。
【解決手段】回路シミュレーション装置３０は、集積回路のレイアウトデータから、対象ＭＯＳトランジスタ１１のゲート１２と対象ＭＯＳトランジスタ１１に隣接するＭＯＳトランジスタ１５、１６のゲート１７、１８との間のゲート間隔Ｓｓ、Ｓｄを抽出し、抽出されたゲート間隔Ｓｓ、Ｓｄから対象ＭＯＳトランジスタ１１のトランジスタモデルパラメータｖｔｈ０’を算出するパラメータ算出手段と、算出されたトランジスタモデルパラメータｖｔｈ０’を用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段とを備える。 （もっと読む）

【課題】基板バイアス印加のためのコスト負担を軽減する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓの電圧供給線１４,１７にソースが接続される機能回路１１内のトランジスタと、このトランジスタのチャネルが形成されるボディ領域と電圧供給線１４または１７との間に接続される基板バイアス可変抵抗素子（１６ｐ,１６ｎ）と、ボディ領域の電位がソース電位に対してもつ大小関係を、基板バイアス可変抵抗素子（１６ｐ,１６ｎ）の可変抵抗値により決定しているモニタ回路１８と、を有する。 （もっと読む）

順方向バイアスおよび修正された混合信号プロセスを用いた回路設計を用いて、アナログ回路性能を向上させる方法が提示される。複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む回路が規定される。ＮＭＯＳトランジスタのボディ端子は、第１の電圧ソースに連結され、ＰＭＯＳトランジスタのボディ端子は、第２の電圧ソースに連結される。回路内のトランジスタは、各選択されたＮＭＯＳトランジスタのボディ端子に該第１の電圧ソースを適用することと、各選択されたＰＭＯＳトランジスタのボディ端子に該第２の電圧ソースを適用することとによって、選択的にバイアスされる。一実施形態において、第１の電圧ソースおよび第２の電圧ソースは、順方向バイアスおよび逆方向バイアスをトランジスタのボディ端子に提供するように修正可能である。
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【課題】バックゲート電極を有するＴＦＴの製造方法として裏面露光を用いて露光して後、イオン注入法を用いて高濃度ドレイン領域を形成し、ゲート電極をマスクとして低濃度ドレイン領域を形成すると、低濃度ドレイン領域中にはバックゲート電極端を配置することができず、低濃度ドレイン領域中での電界集中の緩和が困難になるという課題がある。
【解決手段】絶縁基板１０Ｓｕｂの表面側にフォトレジスト層１１Ｐｒを塗布し、乾燥させる。そして、絶縁基板１０Ｓｕｂの裏面から、８８°程度に傾けて露光し、続けて現像工程を行う。この工程を用いることでバックゲート電極１０Ｂｇｎ端部は低濃度ドレイン領域中に配置される。そのため、ゲート電極端とバックゲート電極１０Ｂｇｎ端で電界が分散されて吸収される。そのためホットキャリアの発生が抑えられ、信頼性が高いＴＦＴを得る工程を提供することが可能となる。 （もっと読む）

【課題】動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供する。
【解決手段】半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極を含むｐ型トランジスタと、を有する。 （もっと読む）

【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。
【解決手段】基板２と、ＳＴＩ素子分離領域３と、活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチ５の底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチ５の幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９とを備え、第２ゲートトレンチ６と第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０が設けられていることを特徴とする半導体装置１。 （もっと読む）

【課題】ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制と共にリーク電流の低減をはかる。
【解決手段】チャネル領域を構成する第１の半導体領域１２と、第１の半導体領域１２上にゲート絶縁膜１５を介して形成されたゲート電極１６と、第１の半導体領域１２をチャネル長方向から挟んで形成された金属シリサイドからなるソース・ドレイン電極１４と、を具備してなる電界効果トランジスタであって、ソース・ドレイン電極１４は、チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、且つチャネル領域との界面又は界面近傍に前記不純物濃度のピークを持ち、チャネル領域は、ソース・ドレイン電極との界面又は界面近傍に前記不純物濃度のピークを持つ。 （もっと読む）

【課題】ＳＴＩ幅の増加や信頼性の低下を招くことなく、所定の導電型トランジスタ領域において最適なHigh-kゲート絶縁膜を実現する。
【解決手段】Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを含む半導体基板１０１上の全面にHigh-k絶縁膜１０３、Ｎ型トランジスタ用キャップ膜１０４及び金属含有膜１０５を順次堆積する。Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４にイオン１０７を導入することにより、Ｐ型トランジスタ用キャップ膜１０８を形成する。金属含有膜１０５上にポリシリコン膜１１１を堆積した後、パターニングにより、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４を形成する。 （もっと読む）

【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。 （もっと読む）

【課題】従来の半導体装置は、閾値電圧が異なるトランジスタ毎にフォトレジストを形成しなければならず、工程に無駄が生じていた。
【解決手段】本発明にかかる半導体装置は、高い閾値電圧を有する第１のトランジスタが形成される第１の領域と、低い閾値電圧を有する第２のトランジスタが形成される第２の領域と、を備え、第１の領域において隣接するトランジスタの拡散領域の間隔Ｌ１は、第２の領域において隣接するトランジスタの拡散領域の間隔Ｌ２のよりも広いことを特徴とするものである。 （もっと読む）

【課題】従来に比べて製造工程を簡易化することができ、かつ、絶縁膜が損傷を受けることを防止することができ、製造コストの低減と信頼性の向上を図ることのできる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】Ｐ型半導体層１１上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第２金属膜３ｂ、第３金属膜３ｃが形成されたＮチャンネルＭＩＳトランジスタ２１、及び、Ｎ型半導体層１０上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第３金属膜３ｃが形成されたＰチャンネルＭＩＳトランジスタ２０を具備した半導体装置。 （もっと読む）

【課題】周辺トランジスタの駆動特性の劣化を抑制できる半導体装置を提供すること。
【解決手段】半導体基板と、前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、前記素子形成領域内に配置されたトランジスタと、を備え、前記トランジスタは、前記素子形成領域内に設けられた第１および第２の拡散層と、前記第１および第２の拡散層の間に設けられたチャネル領域と、前記チャネル領域の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、を有し、前記素子形成領域と前記素子分離絶縁膜との境界部における前記ゲート電極のゲート長が前記素子形成領域の中央部における前記ゲート電極のゲート長よりも長い。 （もっと読む）

【課題】金属ゲートを形成した後に形成される絶縁膜中の水素の影響を抑制して、しきい値電圧Ｖthを所望の値（例えば０．３Ｖ）以下にすることを可能にする。
【解決手段】半導体基板１１上に第１絶縁膜４１が形成され、第１絶縁膜４１に溝部４２が形成され、溝部４２の第１絶縁膜４１側の半導体基板１１上にサイドウォールスペーサ３１が形成され、溝部４２内にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側の半導体基板１１にエクステンション領域２３，２４を介してソース・ドレイン領域２５，２６が形成され、第１絶縁膜４１上にゲート電極２２上を被覆する第２絶縁膜４３を有し、サイドウォールスペーサ３１は水素の通過を阻止する絶縁膜からなり、ゲート電極２２上に水素の通過を阻止する水素バリア膜３３が形成され、水素バリア膜３３はゲート電極２２上の周囲でサイドウォールスペーサ３１と接続されている。 （もっと読む）