【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１のｐ型ウエルＰＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ａを介して形成されたゲート電極ＧＥ１を有し、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ型ウエルＮＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ｂを介して形成されたゲート電極ＧＥ２を有している。ゲート電極ＧＥ１，ＧＥ２は、金属膜７とその上のシリコン膜８との積層構造を有している。Ｈｆ含有絶縁膜３ａは、Ｈｆと希土類元素とＳｉとＯとＮとからなる絶縁材料膜またはＨｆと希土類元素とＳｉとＯとからなる絶縁材料膜であり、Ｈｆ含有絶縁膜３ｂは、ＨｆとＡｌとＯとＮとからなる絶縁材料膜またはＨｆとＡｌとＯとからなる絶縁材料膜である。 （もっと読む）

【課題】１０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置の提供。
【解決手段】ｎ−ＭＯＳＦＥＴ１００ｎ、ｐ−ＭＯＳＦＥＴ１００ｐを有し、ｎ−ＭＯＳＦＥＴのチャンネルを形成する第１の領域の表面が（１００）面から±１０°以内の面または（１１０）面から±１０°以内の面のを有し、ｐ−ＭＯＳＦＥＴのチャンネルを形成する第２の領域の表面が（（１１０）面から±１０°以内の面または（１００）面から±１０°以内の面のを有し、第１及び第２の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々までの抵抗を４Ω・μｍ以下とし、かつ第１の領域と第１のゲート絶縁層との界面及び第２の領域と第２のゲート絶縁層との界面を、各領域のソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度とした半導体装置。 （もっと読む）

【課題】しきい値電圧の制御にチャネルドープ法を用いて行う場合、活性層に不純物を導入するため、必然的にこの不純物起因のバルク結晶欠陥や、半導体層と絶縁層の界面凖位を生じさせてしまう。この結果、ＴＦＴ特性、特に電界効果型移動度を悪化させる原因となる。
【解決手段】基板上に形成された電極上に設けられた第１の絶縁層の応力と膜厚の積と、第１の絶縁層上に設けられた引張り応力を有する結晶質半導体膜からなる活性層の応力と膜厚の積と、活性層上に設けられた第２の絶縁層の応力と膜厚の積を適当な大きさに設定することでしきい値電圧を制御する。 （もっと読む）

【課題】導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。 （もっと読む）

【課題】歪特性の改善が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１のＦＥＴ１０３および第２のＦＥＴ１１３のそれぞれに対応して設けられた基板電位制御用半導体層９０２および９０３と、半導体基板内に設けられ、基板電位制御用半導体層９０２および９０３のそれぞれを電気的に分離する素子間分離領域９０１と、基板電位制御用半導体層９０２および９０３のそれぞれに対応して設けられた第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８と、第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８のそれぞれに対応して設けられ、対応する基板電位制御用電極に高電圧又は低電圧を印加する複数の第１の基板電位制御信号源１０９および第２の基板電位制御信号源１１９とを備える。 （もっと読む）

【課題】抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１１のＮウェル抵抗素子形成領域にＳＴＩ１２を形成する。次に、Ｐ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、ドナー拡散領域２１を形成する。次に、Ｎウェル抵抗素子形成領域及びＰ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、Ｎウェル抵抗素子形成領域におけるＳＴＩ１２の直下域にＮ型ウェル１４を形成すると共に、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０を形成する。ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。このとき、Ｎ型ウェル１４及びドナー拡散領域２０を形成するための不純物注入量を、ドナー拡散領域２１を形成するための不純物注入量よりも少なくする。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】ハイブリッド半導体基板及びその製造方法を提供する。
【解決手段】本発明は、（ａ）ベース基板３の上の絶縁層５と絶縁層の上のＳｅＯＩ層７とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域１３と、バルク半導体領域１１とを具備するハイブリッド半導体基板１を提供するステップであって、ＳｅＯＩ領域とバルク半導体領域とは同じベース基板を共用するステップと、（ｂ）ＳｅＯＩ領域の上にマスク層９を提供するステップと、（ｃ）ＳｅＯＩ領域とバルク半導体領域を同時にドーピングすることにより、第１の不純物レベルを形成するステップであって、このドーピングは、ＳｅＯＩ領域の第１の不純物レベルがマスク内に含まれるように実行されるステップとを含む方法に関する。それによって、ハイブリッド半導体基板の製造プロセスに、より多くのプロセスステップが含まれることを防ぐ。 （もっと読む）

【課題】インバータ回路のスイッチング素子としてＷＢＧ半導体を用い、オン抵抗を低く保ちながら負荷短絡耐量が高い信頼性の高い半導体装置を得る。
【解決手段】インバータ回路のスイッチング素子に適用される半導体装置であって、半導体材料のバンドギャップがシリコンよりも広く、主トランジスタの短絡時の電流制限回路を有しており、電流を主に流すための主トランジスタと、該主トランジスタに並列に接続され主トランジスタに流れる電流に比例した微小電流を検知するセンストランジスタと、センストランジスタの出力に基づき主トランジスタのゲートを制御する横型ＭＯＳＦＥＴを同一半導体上に形成する。 （もっと読む）

【課題】本発明は、一つの実施形態において半導体デバイスを形成する方法を提供する。
【解決手段】該方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とＨｉｇｈ−ｋの該ゲート誘電体上を覆う第一金属ゲート導体を包含するゲート・スタックを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出するステップと、基板に対し窒素ベース・プラズマを印加するステップであって、窒素ベース・プラズマは、第一導電型領域中に所在するゲート誘電体を窒化し、第二導電型領域中に所在する第一金属ゲート導体を窒化する、該印加するステップと、少なくとも第一導電型領域中に所在するゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、を含む。 （もっと読む）

【課題】ＭＩＰＳ構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、ＡＣ動作を向上させる。
【解決手段】半導体装置１は、半導体基板１０上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜２５、２７とゲート電極６３、７１と、を備える。さらに、ゲート電極６３、７１は第１金属からなる第１電極層２２と、第２金属からなる第２電極層２６、３４と、シリコン層からなる第３電極層６２、７０と、を含む積層構造である。第２金属は、シリコン層の多数キャリアに対する第１電極層２２と第３電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。 （もっと読む）

【課題】絶縁層を介して基板同士を貼り合わせることで、一方の基板上に形成された半導体層を他方の基板に形成できると共に、半導体層の結晶構造を損傷させることなく高品質に維持できる半導体デバイス及びその製造方法を提案する。
【解決手段】ＥＣＲプラズマを用いてIII−Ｖ族化合物半導体層７及びＳｉ基板４上に酸化膜6a，6bを形成するようにしたことで、当該III−Ｖ族化合物半導体層７及び酸化膜6a，6bへのダメージが低減され、酸化膜6a，6bを平坦に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造も損傷させることなく高品質に維持できる。これにより酸化膜6a，6bを介しＳｉ基板４及びＩｎＰ基板12同士を貼り合わせることで、一方のＩｎＰ基板12上に形成されたIII−Ｖ族化合物半導体層７を他方のＳｉ基板４に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造を損傷させることなく高品質に維持できた半導体デバイス１を提案できる。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）は少なくとも一部の領域がアニールされており、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体を備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられて少なくとも一部の領域がアニールされたＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）と、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】ＦＤ型トランジスタで構成された電気回路において、電気回路に電力を供給する電源のスイッチングトランジスタを基板電圧で制御することができる半導体装置を提供する。
【解決手段】半導体装置は、基板上の第１のＦｉｎに形成された第１のトランジスタを含む電気回路と、半導体基板上の第２のＦｉｎに形成され、電気回路と電源供給線との間に接続された第２のトランジスタを含む電源回路と、基板に基板電圧を印加するための基板コンタクトとを備え、第１のＦｉｎの幅は、第１のトランジスタのチャネル部に形成される最大空乏層幅の２倍以下であり、第２のＦｉｎの幅は、第２のトランジスタのチャネル部に形成される最大空乏層幅の２倍よりも大きい。 （もっと読む）

サブスレッショルド集積回路におけるプロセスばらつき防止方法とボディ電位変調回路が掲載されている。前記ボディ電位変調回路は、目標ＭＯＳデバイス（１１）と、誘導ＭＯＳデバイス（１２）と、電流−電圧変換回路（１３）とを備えている。前記電流−電圧変換回路は、誘導ＭＯＳデバイスから出力された誘導電流を誘導電圧に変換するとともに、その誘導電圧を目標ＭＯＳデバイスのボディ端にフィードバックして、目標ＭＯＳデバイスのボディ電位を変調するためのものである。
（もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）

【課題】 一群の高性能同極性絶縁ゲート電界効果トランジスタ（１００，１０８，１１２，１１６，１２０及び１２４又は１０２，１１０，１１４、１１８，１１２及び１２６）が、アナログ及び／又はデジタル適用例用の広く多様なトランジスタを提供する半導体製造プラットフォームに適した横方向ソース／ドレイン延長部、ハローポケット、及びゲート誘電体厚さの選択可能な異なる構成を有している。
【解決手段】 各トランジスタは、一対のソース／ドレインゾーン、ゲート誘電体層、及びゲート電極を有している。各ソース／ドレインゾーンは主要部分及び一層軽度にドープした横方向延長部を有している。該トランジスタの内の一つのソース／ドレインゾーンの内の一つの横方向延長部が該トランジスタの別のもののソース／ドレインゾーンの内の一つの横方向延長部よりも一層高度にドープされており又は／及びそれよりも上部半導体表面下側により少ない深さに延在している。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】 閾値電圧の低い金属ゲート電極においてＰＭＩＳＦＥＴの製造方法を提供する。
【解決手段】 半導体基板１０上にＰＭＩＳＦＥＴを作製する方法であって、半導体基板１０上に絶縁膜２０を形成する工程と、半導体基板１０及び絶縁膜２０をハロゲン化合物を含むガスにさらして、絶縁膜２０上に吸着層１１０を形成する工程と、吸着層１１０上に金属を含むゲート電極４０を形成して、吸着層１１０とゲート電極４０を反応させて、吸着層１１０をハロゲン含有金属層にする工程とを有することを特徴とする半導体装置の製造方法。 （もっと読む）