【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供する。
【解決手段】まず、半導体基板上に、ゲート絶縁膜を形成する（ｓ１００）。次いで、ゲート絶縁膜上にゲート電極を形成する（ｓ２００）。次いで、ゲート電極を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。次いで、第一アニール工程（ｓ３００）の後、ゲート電極の両側における半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う（ｓ４００）。その不純物注入を行う工程（ｓ４００）の後、第二アニール工程として、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】混合信号プロセスにおいてアナログ回路の性能を向上させる方法および装置を提供すること
【解決手段】順方向バイアスおよび修正された混合信号プロセスを用いた回路設計を用いて、アナログ回路性能を向上させる方法が提示される。複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む回路が規定される。ＮＭＯＳトランジスタのボディ端子は、第１の電圧ソースに連結され、ＰＭＯＳトランジスタのボディ端子は、第２の電圧ソースに連結される。回路内のトランジスタは、各選択されたＮＭＯＳトランジスタのボディ端子に該第１の電圧ソースを適用することと、各選択されたＰＭＯＳトランジスタのボディ端子に該第２の電圧ソースを適用することとによって、選択的にバイアスされる。一実施形態において、第１の電圧ソースおよび第２の電圧ソースは、順方向バイアスおよび逆方向バイアスをトランジスタのボディ端子に提供するように修正可能である。 （もっと読む）

【課題】低消費電力で高速シリアル伝送が可能な半導体装置を提供する。
【解決手段】実施形態によれば、インタフェース部と、駆動回路部と、スイッチ部と、電源回路部と、を備えた半導体装置が提供される。前記インタフェース部は、フローティング状態のバックゲートを有しＳＯＩ基板上に設けられた第１のＭＯＳＦＥＴを含み、入力したシリアルデータの端子切替信号をパラレルデータに変換する。前記電源回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第２のＭＯＳＦＥＴを含み、前記インタフェース部に供給される電源の電位よりも高いオン電位を生成する。前記駆動回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第３のＭＯＳＦＥＴを含み、前記パラレルデータに応じて、前記オン電位をハイレベルとする制御信号を出力する。前記スイッチ部は、前記ＳＯＩ基板上に設けられ、前記制御信号を入力して端子間の接続を切り替える。 （もっと読む）

【課題】半導体デバイスの小面積化を実現する。
【解決手段】電極と、第１絶縁体と、バンドギャップが２ｅＶ以上の第１半導体と、第２絶縁体と、第２半導体とが積層されており、第１半導体に接する１つ以上の電極と、第２半導体に接する２つ以上の電極とを少なくとも備えることを特徴とする半導体デバイス。 （もっと読む）

【課題】同一の極性を有する複数の薄膜ＦＥＴの閾値電圧に差をつけて、半導体装置の性能の最適化を図ることができる。
【解決手段】半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００と、埋め込み絶縁膜２上に形成された薄膜ｐ型ＦＥＴ１０１と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００ｂと、薄膜ｎ型ＦＥＴ１００のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４と、薄膜ｐ型ＦＥＴ１０１のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域５と、薄膜ｎ型ＦＥＴ１００ｂのチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４ｂと、を備え、ｐ型ウェル領域４、４ｂ、５は、ｎ型ウェル領域４０によって囲まれており、かつ互いに接触していない。 （もっと読む）

【課題】ON状態での低いオン抵抗とOFF状態での小さいオフリーク電流を持つMOSトランジスタスイッチを用いた半導体装置及びサンプルホールド回路を実現する。
【解決手段】PMOSトランジスタM11がON状態の場合には、PMOSトランジスタM12がON状態になりPMOSトランジスタM11のバックゲート端子をPMOSトランジスタM11のソース端子に接続し、PMOSトランジスタM11がOFF状態の場合には、PMOSトランジスタM13がON状態になりPMOSトランジスタM11のバックゲート端子を電源電圧端子VDD1に接続する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。 （もっと読む）

【課題】 制御端子が浮遊状態になると、予期しないリーク電流などにより電極に電荷が蓄積され、電極の電位が変動し、スイッチが誤動作してしまう可能性がある。
【解決手段】 クーロン力により湾曲させることで第１の信号電極と第２の信号電極とを接触または分離することが可能な架橋部と、前記架橋部を制御するための制御端子とを有するスイッチ素子と、前記制御端子に接続された第１の不揮発性半導体素子と、前記制御端子および前記第１の不揮発性半導体素子に接続された第２の不揮発性半導体素子とを備える。 （もっと読む）

【課題】トランジスタのチャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板第１及び第２の領域に非晶質化のためのイオン注入を行い、第１の領域及び第２の領域に第１の不純物及び第２の不純物をそれぞれイオン注入し、注入した不純物を活性化して第１の不純物層及び第２の不純物層を形成し、不純物層を形成した半導体基板上に半導体層をエピタキシャル成長し、第１及び第２の領域上にゲート絶縁膜を成長し、第１及び第２のゲート絶縁膜上に第１及び第２のゲート電極をそれぞれ形成する。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２の不純物層及び第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】同期整流方式のＤＣＤＣ変換装置において、短絡防止期間中に、同期整流用ＦＥＴのドレインが負電圧となると、基板−ドレインの間に電流が流れ、基板の電位が揺すられる。同期整流用ＦＥＴを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。 （もっと読む）

【課題】高品質な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、１×１０^１９ａｔｏｍｓ／ｃｍ^２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び界面酸化層上に形成され、実質的に界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層を有するＭＯＳ（metal-oxide-semiconductor）トランジスタを備え、少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的にｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。 （もっと読む）

【課題】前工程においてトランジスタごとに不純物の種類や量を変えることによる、製造コストや製造時間の増大を抑制する。
【解決手段】本発明による半導体装置の製造方法は、第１の閾値電圧及び第１のドレイン・ソース間電流を呈するようなデバイスパラメータをもって設計された第１のトランジスタを含む半導体回路を形成する半導体回路形成工程（ステップＳ１１）と、第１のトランジスタにストレス電圧を印加して第１の閾値電圧とは異なる第２の閾値電圧及び前記第１のドレイン・ソース間電流とは異なる第２のドレイン・ソース間電流の少なくとも一方を第１のトランジスタが呈するようにする特性制御工程（ステップＳ１４）と、第１のトランジスタが第２の閾値電圧及び第２のドレイン・ソース間電流の少なくとも一方を呈する状態で出荷する出荷工程（ステップＳ１６）とを備える。 （もっと読む）

【課題】生産性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、シリコン基板１０１と、同一のシリコン基板１０１上に設けられたＮ型トランジスタ２００およびＰ型トランジスタ２０２と、を備え、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたＴｉＮ膜１１０と、を有しており、Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９ａを有しており、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、Ｎ型トランジスタ２００と同じ仕事関数調整用元素を含有するＬａ添加ＳｉＯ_２膜１０９ｂを有する。 （もっと読む）

【課題】しきい電圧Ｖ_Ｔが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するＣＭＯＳ回路さらには半導体装置を提供することである。
【解決手段】ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含む出力段回路において、その非活性時には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加する。すなわち、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加する。活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する。 （もっと読む）

【課題】イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制して低コストの半導体装置を提供する。
【解決手段】半導体装置の製造方法では、導電膜上５ａ，５ｂにおいて、第１の領域１ａから第２の領域１ｂまでを覆う第１のマスク６ｂ、第２の領域の上方にスペース部７ｂ、及び第２の領域１ｂから第３の領域１ｃまでを覆う第２のマスク６ｃを有するマスクパターンを設ける。スペース部内、並びに第１及び第２のマスクの第1の側面にサイドウォール膜７ａを設ける。第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する。サイドウォール膜をマスクに用いて異方性エッチングを行うことによりゲート絶縁膜及びゲート電極を形成してＭＯＳトランジスタ。 （もっと読む）

【課題】集積性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に設けられた第１の薄膜ＦＥＴ１００と、第１の薄膜ＦＥＴ１００と隣接して埋め込み絶縁膜２上に形成された第２の薄膜ＦＥＴ１０１と、第１の薄膜ＦＥＴ１００直下の半導体基板１内に設けられた第１ウェル領域４と、第２の薄膜ＦＥＴ１０１直下の半導体基板１内に設けられた第２ウェル領域５と、を備え、第１ウェル領域４から第２ウェル領域５までの距離が、第１の薄膜ＦＥＴ１００から第２の薄膜ＦＥＴ１０１までの距離よりも大きい。 （もっと読む）