半導体装置、及びその製造方法
【課題】高品質な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び界面酸化層上に形成され、実質的に界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層を有するＭＯＳ（metal-oxide-semiconductor）トランジスタを備え、少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的にｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。
【解決手段】半導体装置は、基板と、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び界面酸化層上に形成され、実質的に界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層を有するＭＯＳ（metal-oxide-semiconductor）トランジスタを備え、少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的にｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、概してＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）及びＭＯＳＦＥＴ製造方法に関する。
【背景技術】
【０００２】
数あるデバイス技術の中で、シリコン大規模集積回路は、将来の進歩した情報社会のサポートを提供するために用いることが増えてきている。高度な機能（highly sophisticated function）を有する集積回路を製造するために、ＭＯＳＦＥＴまたはＣＭＯＳＦＥＴ（Complementary MOSFET）の様な高性能をもたらす半導体装置は、集積回路を構成するために利用される。
【０００３】
ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ、及び／または同様の装置のデザインにおいて、装置構造、導電型、動作電圧等のような要素に従って、それぞれが最適な閾値電圧を有するゲート電極の形成は、そのような装置の製造工程を複雑化させる可能性がある。この付加された複雑さは、同様に、そのような装置についての製造コストを増加させる、及び／または効率の低下または他のそのような影響を導入する可能性がある。従って、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ等に対応する各電極の閾値電圧を制御する技術を単純、容易、実行可能な手段で実行することが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高品質な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、基板と、前記基板上に形成される半導体領域、前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、前記チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層、を有するＭＯＳ（metal-oxide-semiconductor）トランジスタと、を備え、前記少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的に前記ｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。
【図面の簡単な説明】
【０００７】
【図１】図１は、主題となるイノベーション（subject innovation）の実施形態に従ったＭＯＳＦＥＴ例の一部の断面図である。
【図２】図２は、主題となるイノベーションの種々の実施形態に従った、ぞれぞれのトランジスタ・デザイン例の深さプロファイルを示している。
【図３】図３は、主題となるイノベーションの種々の実施形態に従った、ぞれぞれのトランジスタ・デザイン例の深さプロファイルを示している。
【図４】図４は、主題となるイノベーションの種々の実施形態に従った、それぞれのトランジスタ・デザイン例についての閾値電圧変調データを示している。
【図５】図５は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の追加の断面図である。
【図６】図６は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の追加の断面図である。
【図７】図７は、主題となるイノベーションの実施形態に従った、トランジスタ・デザイン例の深さプロファイルを示している。
【図８】図８は、主題となるイノベーションの種々の実施形態に従った、それぞれのトランジスタ・デザイン例についての更なる閾値電圧変調データを示している。
【図９】図９は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１０】図１０は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１１】図１１は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１２】図１２は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１３】図１３は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１４】図１４は、主題となるイノベーションの各実施形態に従った、半導体装置の製造についての第１の方法例を示している。
【図１５】図１５は、主題となるイノベーションの各実施形態に従った、半導体装置を製造するための第１の方法例のフロー・ダイアグラムである。
【図１６】図１６は、主題となるイノベーションの各実施形態に従った、半導体装置の製造についての第２の方法例を示している。
【図１７】図１７は、主題となるイノベーションの各実施形態に従った、半導体装置を製造するための第２の方法例のフロー・ダイアグラムである。
【発明を実施するための形態】
【０００８】
主題となるイノベーション（subject innovation）は、ｈｉｇｈ―ｋ、及び／または界面酸化層（interfacial oxide layer）の主要な要素（component）ではなく、ゲート絶縁層、及び／または界面酸化層にドープされる第３の要素（third elements）を有する各半導体装置を提供する。種々の実施形態において、ピーク濃度深さ領域（peak density depth regions）の一つは、ｈｉｇｈ―ｋ／界面酸化接合面（interface）よりも下のチャネル側に位置する。種々の他の実施形態において、追加の層は、ｈｉｇｈ―ｋ／界面酸化接合面、またはそれよりも上の半導体装置内に導入される。それにより、二つのピークのドープ濃度の深さが導入される。更に他の実施形態において、上述した少なくとも一つに従った半導体装置の製造方法が提供される。
【０００９】
第１の実施形態に従って、半導体装置は、基板、及びＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを備えている。ＭＯＳトランジスタは、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されるソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、Ｓｉ、ＯまたはＮとは異なる少なくとも一つの要素（element）が１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で取り込まれる（含まれる）（incorporated）界面酸化層（ＩＬ：interfacial oxide layer）、及び界面酸化層上に形成され、実質的にＩＬに近接する深さでｈｉｇｈ―ｋ／ＩＬ接合面（interface）を有するｈｉｇｈ―ｋ絶縁層を含んでいる。半導体装置において、ＩＬ内に取り込まれた要素のピーク濃度の少なくとも第１の深さは、実質的にｈｉｇｈ―ｋ／ＩＬ接合面よりも下に位置する。ＭＯＳトランジスタは、ＩＬに取り込まれる各要素がＡｌ及びＧｅを含むｐチャネルＭＯＳまたはｐＭＯＳトランジスタである。更に、または代替的に、ＭＯＳトランジスタは、ＩＬに取り込まれる各要素がＬａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、及びＴｉを含むｎチャネルＭＯＳまたはｎＭＯＳトランジスタである。
【００１０】
第２の実施形態に従って、半導体装置は、基板及びＭＯＳトランジスタを含む。ＭＯＳトランジスタは、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されるソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、Ｓｉ、ＯまたはＮとは異なる少なくとも一つの要素が１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で取り込まれる界面酸化層（ＩＬ：interfacial oxide layer）、界面酸化層上に形成され、実質的にＩＬに近接する深さでｈｉｇｈ―ｋ／Ｉ5Ｌ接合面を有するｈｉｇｈ―ｋ絶縁層、及び実質的に、ＩＬに取り込まれている要素、または少なくとも一つの前記要素の酸化物で構成されるｈｉｇｈ―ｋ絶縁層に近接する追加層（supplemental layer）を含んでいる。半導体装置において、ＩＬ内に取り込まれた要素のピーク濃度の少なくとも第１の深さは、実質的にｈｉｇｈ―ｋ／ＩＬ接合面よりも下に位置し、ＩＬ内に取り込まれた要素のピーク濃度の少なくとも第２の深さは、追加層に関する深さに位置する。追加層は、ｈｉｇｈ―ｋ／ＩＬ接合面に対応する深さ、及び／または実質的にｈｉｇｈ―ｋ絶縁層上に位置する深さであることがある。ＭＯＳトランジスタは、ＩＬ及び／または追加層に取り込まれる各要素がＡｌ及びＧｅを含むｐチャネルＭＯＳまたはｐＭＯＳトランジスタである。更に、または代替的に、ＭＯＳトランジスタは、ＩＬ及び／または追加層に取り込まれる各要素がＬａ，Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、及びＴｉを含むｎチャネルＭＯＳまたはｎＭＯＳトランジスタである。
【００１１】
第３の実施形態に従って、半導体装置を製造する方法は、基板を用意すること、基板内にチャネル領域を形成すること、チャネル領域上にＩＬを形成すること、チャネル領域及び／またはＩＬ内にＳｉ、Ｏ、またはＮとは異なる少なくとも一つの要素をドープすること、及びＩＬ上にｈｉｇｈ―ｋ絶縁を堆積することを含む。ＩＬ及びｈｉｇｈ―ｋ堆積の形成の間、少なくとも一つの要素はＩＫ内にドープされる。代替的に、少なくとも一つの要素は、ＩＬ形成に先立ってチャネル領域内にドープされる。少なくとも一つの要素がチャネル領域内にドープされた場合には、ＩＬ形成、及びｈｉｇｈ―ｋ堆積の間にアニールが実行される。一部の例では、ドープすることは、少なくとも一つの要素のピーク位置が、少なくとも一つの要素がドープされる領域の表面から１Ａよりも大きくなるように実行される。更に、一部の例では、ドープすることは、イオン注入（例えば、実質的に１０ｋｅＶよりも小さいエネルギー・レベル）により実行される。
【００１２】
下記の記載、及び添付図面は、明細書のいくらかの例となる態様を示す。しかしながら、これらの態様は、使用されうる明細書の原理の種々の方法のうちの数例を示す。明細書の他の利点及び新規の構成は、下記の図面と併せて考慮する際に開示される情報の詳細な記載により明らかになる。
【００１３】
要求される主題は、同一構成には同一参照番号を付している図面を参照して以下に説明される。下記の記載において、説明の目的で、多くの具体的な詳細は、要求される主題の十分な理解を提供するために示される。しかしながら、これらの具体的な詳細なしで要求される主題は実行可能であるということが明白になる。他の例において、よく知られた構造及び装置は、要求された主題を説明することを容易にするためにブロック・ダイアグラム形式で示され得る。
【００１４】
（第１の実施形態）
まず図１を参照する。図１は半導体装置１００例の断面図であり、第１の実施形態に従って提供される。図１に示すように、半導体装置１００は基板、及び本明細書でｐＭＯＳトランジスタと称されるｐチャネルＭＯＳトランジスタ、またはＭＯＳＦＥＴを含む。ｐＭＯＳトランジスタは、基板上に形成されたｎ型半導体領域と、ｎ型半導体領域内に形成され、互いに分離されるソース領域１０２及びドレイン領域１０４とを備える。加えて、ｐＭＯＳトランジスタは、ｎ型半導体領域内に形成され、ソース領域１０２及びドレイン領域１０４を分離するチャネル領域を含む。ｐＭＯＳトランジスタは、チャネル上、且つゲートとソース／ドレイン領域との間に位置する界面酸化層（ＩＬ）１０６を更に備える。更に、ｐＭＯＳトランジスタは、ゲート電極１１０が上に配置されるゲートまたは高誘電率定数ｋを有するｈｉｇｈ―ｋ絶縁層１０８を含む。
【００１５】
明細書の限定されない例において、ＩＬ１０６がチャネル材料（例えばＳｉ，Ｇｅ，Ｃ等）を含む。更に、酸素、及び追加の窒素が取り込まれることがある。他の限定されない例において、ｈｉｇｈ―ｋ絶縁層１０８は、おおよそ０．１ｎｍ〜２５ｎｍの間の厚さを示すことがある。更にｈｉｇｈ―ｋ絶縁層１０８は、種々の金属Ｓｉ材料、及び／または高誘電定数（high dielectric constant）を有する任意の他の適当な材料を用いて構成されることがある。例えば、ｈｉｇｈ―ｋ絶縁層１０８に利用される材料は、ｘが０及び１の間であるＨｆｘＳｉ１−ｘＯ２、ＨｆｘＳｉ１−ｘＯＮ、ＺｒｘＳｉ１−ｘＯ２、ＺｒｘＳｉ１−ｘＯＮ、ＬａｘＳｉ１−ｘＯ２、ＬａｘＳｉ１−ｘＯＮ、ＧｄｘＳｉ１−ｘＯ２、ＧｄｘＳｉ１−ｘＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＬａＳｉＯ、及びＨｆＧｄＳｉＯ等の化学式（chemical formulae）を有する組成（composition）を有することができる。しかしながら、先立ったリストは、例として単に提供されているということ、及び他の組成も利用可能であるということが正しく理解されるべきである。更に限定されない例において、ゲート電極１１０は、金属または金属混合物（metallic alloy）を用いて形成されることがある。ゲート電極１１０について利用される構成の具体例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ、及び／またはＭｏのような金属、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ、及び／またはＨｆＮのような窒素及び炭素、ＲｕＯｘ、及び／またはＲｅＯｘのような導電性の酸素、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ、及び／またはＴａＡｌＮのような金属―金属混合物、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌのような先立った組成の積層構造等を含む。第１の実施形態に従って、一つまたはそれ以上の上述した組成は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘ等のようなＳｉ及び金属シリサイドと共に積層される。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はゲート電極１１０について利用可能であるということが正しく理解されるべきである。
【００１６】
半導体装置１００の構成に関して、本明細書で図示及び記載されているような種々の他の半導体装置と同様に、装置構造、導電性、動作電圧等に従って、それぞれが最適な閾値電圧を有するゲート電極の形成は、一部の例では、関連するＣＭＯＳＦＥＴ及び／または他の半導体装置の製造工程を複雑にし、それによりコストが増加し、及び／または他の悪影響が導入されるということが正しく理解されるべきである。従って、単純な方法で各電極の閾値電圧を制御する方法が望ましいということが正しく理解されるべきである。更に第１の実施形態に従って、半導体装置において、ｈｉｇｈ―ｋ及び界面酸化層の主な要素ではない第３の要素は、ゲート絶縁、及び／または界面酸化層内にドープされることができる。一例において、少なくとも一つの結果と生じるピーク濃度深さ領域は、チャネル側のｈｉｇｈ―ｋ／界面酸化接合面よりも下に位置されることがある。このような方法で半導体装置を構成することによって、仕事関数（work function）は、従来の方法と比較してより少量のドーズによって、簡単に変調され、結果として装置性能を改善するということが正しく理解されるべきである。
【００１７】
上述及び後述の実施形態に関して、図１及び本明細書で提供されたそれぞれの他の図面は、実施形態で実施される可能性がある半導体装置の例を示す場合、本明細書に記載された実施形態はまた、新規のチャネル装置（例えば、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩＩＩ−Ｖ材料等）、新規の装置構造（例えば、ＳＯＩ（Si on insulator）、３次元トランジスタ（例えばフィンＦＥＴ、バーティカル（vertical）ＦＥＴ、ナノワイヤ（nanowire
）、ナノチューブ、…）等）、及び／または任意の他の適切な装置タイプとして適用できるということが正しく理解されるべきである。更に、Ａｌ（及び／またはＧｅまたは任意の他の適切な要素）の取り込みは、更に、または半導体装置１００に関して図示されるｐＭＯＳトランジスタに代わって高閾値電圧（Ｖｔ）ｎＭＯＳについて利用されることがあるということが正しく理解されるべきである。
【００１８】
第１の実施形態に従って、半導体装置１００の拡張された閾値電圧変調（enhanced threshold voltage modulation）は、一つまたはそれ以上の第３の要素（例えば、ＩＬ１０６またはｈｉｇｈ―ｋ絶縁層１０８の主な要素として利用されない要素）をＩＬ１０６及び／またはｈｉｇｈ―ｋ絶縁層１０８に導入することで達成されることがある。例として図１に示されるように、Ａｌは、ＩＬ１０６内に取り込まれる。従って、半導体装置１００について正の閾値電圧シフトをもたらす。この技術は、Ａｌ及び／または他の適当な材料の層が半導体装置の一つまたはそれ以上の深さに挿入される従来の半導体製造技術とは大きく異なっている。例えば、図２に示すように、グラフ２０２は、ｈｉｇｈ―ｋ層上にＡｌ挿入層（inserted layer）を有する半導体装置内のＡｌの濃度の深さプロファイルを示している。そして、グラフ２０４は、ｈｉｇｈ―ｋ／ＩＬ層にＡｌ挿入層を有する半導体装置内のＡｌの濃度の深さプロファイルを示している。対照的に、ひとつまたはそれ以上の第３の要素を、半導体装置１００のＩＬ１０６及び／またはｈｉｇｈ―ｋ絶縁層１０８に取り込む事（incorporating）によって、半導体装置１００内のＡｌの濃度のプロファイル深さは、実質的に図３のグラフ３００に図示したものと同様になる。グラフ３００に示すように、半導体装置１００のＡｌピーク濃度深さ領域は、ｈｉｇｈ―ｋ界面酸化接合面よりも下、及びＳｉチャネル側に位置することがある。対照的に、従来の方法は、グラフ２０２、及び２０４に図示される。
【００１９】
再び図１を参照し、上述するように、第１の実施形態におけるＡｌは、少なくともＩＬ１０６に取り込まれる。一例において、ＩＬ１０６内のＡｌは、Ａｌの濃度に依存する正の仕事関数変調（work function modulation）に対応して半導体装置１００の閾値電圧Ｖｔを変調するために利用されることがある。他の実施形態において、ＩＬ１０６内のＡｌのピーク濃度は、おおよそ１０１９ａｔｏｍｓ／ｃｍ２から、おおよそ１０２２ａｔｏｍｓ／ｃｍ２である。
【００２０】
半導体装置１００が、Ａｌが取り込まれた界面酸化層を有するＭＯＳトランジスタを明らかにする場合、他の実施も利用可能であるということが正しく理解されるべきである。例えば、Ａｌは、更に、またはＩＬ１０６の代わりに半導体装置１００のチャネルまたはｈｉｇｈ―ｋ絶縁層１０８に取り込まれることがある。更に、Ｇｅ等のような他の要素は、Ａｌに加えて、またはＡＬの代わりに取り込まれることがある。
【００２１】
第１の実施形態に従って、図４のグラフ４００は、種々の取り込み方法に従った半導体装置におけるＡｌ濃度と、半導体装置のベースライン閾値電圧Ｖｔｌｉｎとの関係を示すデータ例を図示している。しかしながら、グラフ４００がＡｌ取り込みの具体例のデータを示す場合、Ｇｅ取り込みの場合及び／または他の適切な材料の取り込みにおいて、同様の結果が達成されることがあるということが正しく理解されるべきである。
【００２２】
更にグラフ４００を参照すると、線４０２は、実質的に高エネルギーのＡｌイオン注入（Ｉ／Ｉ：ion implantation）によって得られる閾値電圧データを表し、線４０４は、実質的に低エネルギーのＡｌイオン注入によって得られる閾値電圧データを表す。線４０２及び４０４の両方の場合において、Ａｌイオンは、ｈｉｇｈ―ｋ堆積に先立って半導体装置の界面酸化層にイオン注入される。更に、Ａｌは、１０１３〜１０１６ｉｏｎｓ／ｃｍ２のドーズ範囲、及び１ｋｅＶより小さいエネルギー範囲で取り込まれる。しかしながら、注入で利用されるドーズ及びエネルギーは、一部の例で、要素の種類に依存するということが正しく理解されるべきである。
【００２３】
線４０２及び４０４によって図示されたような界面酸化層へのＡｌイオン注入の場合において、実質的に大きな閾値電圧の変調は、線４１２〜４１８によって図示される従来の閾値電圧変調方法と比較できるＡｌ濃度で達成されることがあるということがグラフ４００から観察される。特に、線４１２は、チャネルへのフッ素イオン注入によって得られる閾値電圧変調結果を図示し、線４１４は、ｈｉｇｈ―ｋ／ＩＬ界面（例えばグラフ２０４に示すように）におけるＡｌ層挿入に基づく閾値電圧変調結果を図示し、線４１６は、金属ゲート及びｈｉｇｈ―ｋ層を通したＡｌイオン注入に基づく閾値電圧変調結果を図示し、そして、線４１８は、ｈｉｇｈ―ｋ層の上部でＡｌ層挿入を用いる閾値電圧変調結果を図示する。
【００２４】
実施形態に従って、イオン注入によって取り込まれるＡｌ及び／または他の適切な要素を有するｐＭＯＳトランジスタ（例えば、図１の半導体装置１００に示されるような）は、レジスト・ストリップ（resist-strip）再加工、及び／または他の適切な技術によるＶｔｌｉｎ変動を抑えることができる。例えば、図４のダイアグラム４００は、種々のレジスト・ストリップ・ウェット工程反復（resist-strip wet processing iteration）に関して、ＩＬ内にＡｌを取り込んだ場合、及び取り込んでいない場合におけるＶｔｌｉｎの比較を示している。ダイアグラム４００に示された例において、レジスト・ストリップ・ウェット工程は、ＣＭＯＳ集積工程フローをシミュレートするためにＡｌ Ｉ／Ｉステップの前に実行される。ダイアグラム４００に図示するように、たとえＶｔｌｉｎ値がＩＬへのＡＬ Ｉ／Ｉ無しの場合に負にシフトしても、Ａｌを加えることでウェット・エッチングに対して実質的に安定しているＶｔｌｉｎが実現される。この利点は、正のＶｔｌｉｎシフトのような本明細書に記載の他の利点に対して補足であるということが正しく理解されるべきである。しかしながら、上述した例が、Ａｌ取り込みの具体例について図示される場合、Ｖｔｌｉｎ安定の改善はまた、概して本明細書に記載されているような任意の他の適切な要素の取り込みによって達成されることがあるということが正しく理解されるべきである。
【００２５】
次に図５を参照する。図５は半導体装置５００例の断面図であり、実施形態に従って提供される。図５に示すように、半導体装置５００は基板、及び本明細書でｎＭＯＳトランジスタと称されるｎチャネルＭＯＳトランジスタ、またはＭＯＳＦＥＴを含む。ｎＭＯＳトランジスタは、基板上に形成されたｐ型半導体領域と、ｐ型半導体領域内に形成され、互いに分離されるソース領域５０２及びドレイン領域５０４を備える。加えて、ｎＭＯＳトランジスタは、ｐ型半導体領域内に形成され、ソース領域５０２及びドレイン領域５０４を分離するチャネル領域を含む。ｎＭＯＳトランジスタは、チャネル上、且つゲートとソース／ドレイン領域との間に位置する界面酸化層（ＩＬ）５０６を更に備える。更に、ｎＭＯＳトランジスタは、ゲート電極５１０が上に配置されるゲートまたは高誘電率定数ｋを有するｈｉｇｈ―ｋ絶縁層５０８を含む。
【００２６】
実施形態に従って、ＩＬ５０６、ｈｉｇｈ―ｋ絶縁層５０８、及びゲート電極５１０は、同様の性質を示す、及び／または半導体装置１００に関する上の記載と同様の組成を利用するように、構成される。より詳しく、そして限定されない例として、ＩＬ５０６は酸素、及び追加の窒素が取り込まれることがあるチャネル材料（例えばＳｉ，Ｇｅ，Ｃ等）を含む。他の限定されない例において、ｈｉｇｈ―ｋ絶縁層５０８は、おおよそ０．１ｎｍ〜２５ｎｍの間の厚さを示すことがある。更にｈｉｇｈ―ｋ絶縁層５０８は、種々の金属Ｓｉ材料、及び／または高誘電定数を有する任意の他の適当な材料を用いて構成されることがある。例えば、ｈｉｇｈ―ｋ絶縁層５０８に利用される材料は、ｘが０及び１の間であるＨｆｘＳｉ１−ｘＯ２、ＨｆｘＳｉ１−ｘＯＮ、ＺｒｘＳｉ１−ｘＯ２、ＺｒｘＳｉ１−ｘＯＮ、ＬａｘＳｉ１−ｘＯ２、ＬａｘＳｉ１−ｘＯＮ、ＧｄｘＳｉ１−ｘＯ２、ＧｄｘＳｉ１−ｘＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＬａＳｉＯ、及びＨｆＧｄＳｉＯ等の化学式を有する組成を有することができる。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はまた利用可能であるということが正しく理解されるべきである。更に限定されない例において、ゲート電極５１０は、金属または金属混合物（metallic alloy）を用いて形成されることがある。ゲート電極５１０について利用される構成の具体例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ、及び／またはＭｏのような金属、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ、及び／またはＨｆＮのような窒素及び炭素、ＲｕＯｘ、及び／またはＲｅＯｘのような導電性の酸素、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ、及び／またはＴａＡｌＮのような金属―金属混合物、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌのような先立った組成の積層構造等を含む。実施形態に従って、一つまたはそれ以上の上述した組成は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘ、等のようなＳｉ及び金属シリサイドと共に積層される。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はゲート電極６１０について利用可能であるということが正しく理解されるべきである。
【００２７】
図５に示されるように他の実施形態に従って、Ｌａは少なくとも半導体装置５００のＩＬ５０６内に取り込まれることがある。一例において、ＩＬ５０６内のＬａは、半導体装置５００の閾値電圧の負のシフトによって、半導体装置５００の閾値電圧Ｖｔの変調を促進するために利用されることがある。一例において、そのような変調は、負の効果的な仕事関数変調に対応する。更なる実施形態に従って、ＩＬ５０６内のＬａのピーク濃度は、おおよそ１０１９ａｔｏｍｓ／ｃｍ２から、おおよそ１０２２ａｔｏｍｓ／ｃｍ２である。
【００２８】
半導体装置５００が、Ｌａが取り込まれた界面酸化層を有するＭＯＳトランジスタを明らかにする場合、他の実施も利用可能であるということが正しく理解されるべきである。例えば、Ｌａは、更に、またはＩＬ５０６の代わりに半導体装置５００のチャネルまたはｈｉｇｈ―ｋ絶縁層５０８に取り込まれることがある。更に、Ｙ，Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、Ｔｉ等のような他の要素は、Ｌａに加えて、またはＬａの代わりに取り込まれることがある。実施形態に従って、Ｌａ（及び／または、一つまたはそれ以上の、上述された他の要素及び／または任意の他の適当な要素）は、更に、または半導体装置５００に関して図示されるｎＭＯＳトランジスタに代わって高ＶｔｐＭＯＳについて利用されることがある。更に、半導体装置５００がＭＯＳトランジスタを明確にする場合、本明細書に記載された実施形態はまた、新規のチャネル装置（例えば、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩＩＩ−Ｖ材料等）、新規の装置構造（例えば、ＳＯＩ（Si on insulator）、３次元トランジスタ（例えばフィンＦＥＴ、バーティカル（vertical）ＦＥＴ、ナノワイヤ（nanowire）、ナノチューブ、…）等）、及び／または任意の他の適切な装置タイプとして適用できるということが正しく理解されるべきである。
【００２９】
（第２の実施形態）
次に図６を参照するように、第２の実施形態に従って、他の半導体装置６００例の断面図が提供される。図６に示されるように、半導体装置６００は、半導体装置１００に関して上述で記載されたものと同様の方法で、ソース領域１０２、ドレイン領域１０４、界面酸化層１０６、ｈｉｇｈ―ｋ絶縁層１０８、及びゲート電極１１０を用いて構成されるｐＭＯＳトランジスタを含むことがある。実施形態に従って、Ａｌ（及び／またはＧｅまたは任意の他の適切な要素）は、少なくとも半導体装置６００のＩＬ１０６に取り込まれることがあり、それにより、半導体装置１００に関して上述されたものと同様の方法において、正の閾値電圧シフトによって、半導体装置６００の拡張された閾値電圧変調を促進する。他の実施形態に従って、半導体装置６００は、半導体装置６００のｈｉｇｈ―ｋ／ゲート接合面において、さらにＡｌまたはＡｌＯｘ（及び／またはＧｅまたはＧｅＯｘ、または任意の他の適切な要素または金属酸化物）の追加層（supplemental layer）６０２を含む。更なる実施形態に従って、追加層６０２は、おおよそ０．１ｎｍ及びおおよそ３ｎｍの間の厚さを示すことがある。
【００３０】
半導体装置６００のｈｉｇｈ―ｋ／ゲート接合面において、追加層６０２を取り込むことによって、半導体装置６００内のＡｌ（またはＧｅ）の濃度の深さプロファイルは、図７のグラフ７００によって図示されるものと実質的に同様であることがあるということが正しく理解されるべきである。グラフ７００に図示するように、半導体装置内の一つまたはそれ以上の追加層を取り込むことによって、一つまたはそれ以上のピーク濃度の深さが現れることがある。例えば、ピーク濃度の第１の深さは、半導体装置１００に関して記載された一つまたはそれ以上の第３の要素のドーズに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも下であることがある。そして、ピーク濃度の第２の深さは、半導体装置６００に関して記載されるような追加層の取り込みに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも上、または該接合面であることがある。
【００３１】
更に、または代替的に、図６に示されないとしても、追加層は、半導体装置６００のｈｉｇｈ―ｋ／ＩＬ接合面に導入されることがある。上述したような少なくともＩＬ１０６のドーズに加えて、一つまたはそれ以上の追加層６０２を、半導体装置６００内に含むことにより、図１によって示された構造と同様に、従来の技術よりも大きいＶｔシフトが得られることがあるということが正しく理解されるべきである。
【００３２】
図６の半導体装置６００によって達成可能なＶｔシフトを図示するように、図８のグラフ８００は、反転（Ｔｉｎｖ）に基づいて、ゲート絶縁膜厚の作用（function）のような種々の半導体装置の実施に関するベースライン閾値電圧データを示している。特に、グラフ８００の線８０２は、ＩＬ内のＡｌイオン注入、及びｈｉｇｈ―ｋ層上のＡｌ層の両方が実施されている半導体装置を表し、線８０４は、Ａｌ層のみがｈｉｇｈ―ｋ層上に導入されている半導体装置を表し、そして、線８０６は、Ａｌイオン注入のみがＩＬ層上に実施されている半導体装置を表す。更に、線８０２〜８０６より下の点は、Ａｌイオン注入も、Ａｌ層も実施されない制御装置を表す。従って、グラフ８００に示すように、Ａｌイオン注入技術、及びＡｌ層技術は、該制御の場合よりも、より大きな閾値電圧変調をもたらす。グラフ８００によって、更に示されるように、Ａｌイオン注入技術及びＡｌ層技術の組み合わせは、それぞれの技術を別々に実行するよりも、より多くの閾値電圧変調をもたらす。
【００３３】
次に図９を参照すると、実施形態に従って、更に他の半導体装置９００例の断面図が提供される。図９に示されるように、半導体装置９００は、半導体装置５００に関して上述で記載されたものと同様の方法で、ソース領域５０２、ドレイン領域５０４、界面酸化層５０６、ｈｉｇｈ―ｋ絶縁層５０８、及びゲート電極５１０を用いて構成されるｎＭＯＳトランジスタを含むことがある。更に、Ｌａ（またはＹ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、Ｔｉ、及び／または任意の他の適切な要素）は、少なくとも半導体装置９００のＩＬ５０６に取り込まれることがあり、それにより、半導体装置５００に関して上述されたものと同様の方法において、負の閾値電圧シフトによって、半導体装置９００の拡張された閾値電圧変調を促進する。他の実施形態に従って、半導体装置９００は、半導体装置５００のｈｉｇｈ―ｋ／ゲート接合面において、さらにＬａまたはＬａＯｘ（及び／またはＹ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、Ｔｉ、任意の他の適切な要素、またはそのような要素の任意の金属酸化物）の追加層９０２を含む。更なる実施形態に従って、追加層９０２は、おおよそ０．１ｎｍ及びおおよそ３ｎｍの間の厚さを示すことがある。
【００３４】
半導体装置９００のｈｉｇｈ―ｋ／ゲート接合面において、追加層９０２を取り込むことによって、半導体装置６００に関するグラフ７００によって示されるものと同様の方法において、一つ以上のピーク濃度の深さが現れるということが正しく理解されるべきである。例えば、ピーク濃度の第１の深さは、半導体装置５００に関して記載された一つまたはそれ以上の第３の要素のドーズに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも下であることがある。そして、ピーク濃度の第２の深さは、半導体装置９００に関して記載されるような追加層の取り込みに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも上、または該接合面であることがある。
【００３５】
更に、または代替的に、図９に示されないとしても、追加層は、半導体装置９００のｈｉｇｈ―ｋ／ＩＬ接合面で導入されることがある。上述したような少なくともＩＬ５０６のドーズに加えて、一つまたはそれ以上の追加層９０２を、半導体装置９００内に含むことにより、図５によって示された構造と同様に、従来の技術よりも大きいＶｔシフトが得られることがあるということが正しく理解されるべきである。
【００３６】
実施形態に従って、半導体装置１００、５００、６００、及び／または９００または任意の他の適切な半導体装置のような種々の半導体装置は、追加の装置構成を形成するために、種々の方法で結合されることがある。そのような装置構成の例は、図１０〜図１３によって本明細書で図示されるような各半導体装置に基づいて形成されることがある。まず図１０を参照する。図１０にはｐＭＯＳトランジスタ１００２及びｎＭＯＳトランジスタ１００４を備えるＣＭＯＳ半導体装置１０００が図示されている。実施形態に従って、ｐＭＯＳトランジスタ１００２、及びｎＭＯＳトランジスタ１００４は、少なくともそれぞれの界面酸化層に取り込まれる一つまたはそれ以上の第３の要素を有することがある。従って、半導体装置１００及び５００のそれぞれと同様の方法で、拡張された閾値電圧変調を促進する。
【００３７】
図１１は、他の実施形態に従って利用されることがあるマルチＶｔｐＭＯＳ半導体装置１１００例を図示している。そして、半導体装置１１００は、第１のｐＭＯＳトランジスタ１１０２及び第２のｐＭＯＳトランジスタ１１０４を備えることがある。一例において、ｐＭＯＳトランジスタ１１０２及び１１０４は、ｐＭＯＳトランジスタ１００２及び半導体装置１００に関して上述したものと同様の方法で、少なくともｐＭＯＳトランジスタそれぞれの界面酸化層内に取り込まれる少なくとも一つの第３の要素を備えることがある。更に、第２のｐＭＯＳトランジスタ１１０４は、半導体装置６００と同様の方法で、Ａｌ、ＡｌＯｘ、及び／または任意の他の適当な要素、または金属酸化物の追加層を有することがあり、それにより、第１のｐＭＯＳトランジスタ１１０２の閾値電圧変調よりも実質的に高い閾値電圧変調を促進し、半導体装置１１００のマルチＶｔ動作を可能にすることができる。
【００３８】
図１２は、さらに他の実施形態に従って利用されることがあるマルチＶｔｎＭＯＳ半導体装置１２００例を図示している。そして、半導体装置１２００は、第１のｎＭＯＳトランジスタ１２０２及び第２のｎＭＯＳトランジスタ１２０４を備えることがある。一例において、ｎＭＯＳトランジスタ１２０２及び１２０４は、ｎＭＯＳトランジスタ１００４及び半導体装置５００に関して上述したものと同様の方法で、少なくともｎＭＯＳトランジスタそれぞれの界面酸化層内に取り込まれる少なくとも一つの第３の要素を備えることがある。更に、第２のｎＭＯＳトランジスタ１２０４は、半導体装置９００と同様の方法で、Ｌａ、ＬａＯｘ、及び／または任意の他の適当な要素、または金属酸化物の追加層を有することがあり、それにより、第１のｎＭＯＳトランジスタ１２０２の閾値電圧変調よりも実質的に高い閾値電圧変調を促進し、半導体装置１２００のマルチＶｔ動作を可能にすることができる。
【００３９】
次に図１３を参照すると、ｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４を備える第２のＣＭＯＳ半導体装置１３００は、追加の実施形態に従って図示されている。実施形態に従って、ｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４は、少なくともｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４のそれぞれの界面酸化層において一つまたはそれ以上の第３の要素を備えることがある。それにより、半導体装置１００、及び５００とそれぞれ同様の方法で、閾値電圧変調を促進する。更にｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４は、半導体装置６００、及び９００のそれぞれと同様の方法で、更に少なくとも一つの追加金属、または金属酸化物層を含むことができる。それにより、イオン注入または追加層が個々によって達成されることがあるものよりも、より多くの閾値電圧変調を促進する。
【００４０】
（第３の実施形態）
次に、図１４〜図１７を参照する。図１４〜図１７では、少なくとも上述した実施形態に従って、半導体装置を製造するための種々の技術が表される。しかしながら、上述した半導体装置は、任意の適当な工程、または工程の組み合わせを用いて形成されることができるということと、下記の記載は、限定されない例として提供されるということとが正しく理解されるべきである。更に、下の記載で表れる工程は、任意の適切な製品を形成するために利用されることがあり、上述した半導体装置に限定することを表さないということが正しく理解されるべきである。
【００４１】
まず図１４を参照すると、主題となるイノベーションの実施形態に従った、半導体装置の製造方法についての第１の手段例は、ダイアグラム１４００によって図示されている。ダイアグラム１４００に図示するように、界面酸化層の形成に関して、Ａｌ（または他の適切な要素）は、イオン注入（例えば、１０ｋｅＶよりも小さいエネルギー、及び／または任意の他の適切なエネルギー・レベル）、プラズマ・ドーピング、イオン注入工程の間、ウエハ温度が室温よりも下げられる低温イオン注入、及び／または、任意の他の適切な技術、または界面酸化層内への材料取り込みについての技術の組み合わせのような種々の技術によって界面酸化層に取り込まれることがある。限定されない例の明細書において、取り込み工程の間に半導体装置にドープされた要素のピーク位置は、取り込み工程（例えば、界面酸化層の表面）の時点で、半導体装置の表面から実質的に１Ａよりも大きいことがある。界面酸化層へのＡｌ及び／または他の適切な材料の取り込みに続き、半導体製造工程はｈｉｇｈ―ｋ堆積、及び／または任意の他の適切な動作によって続く。一例において、更なるアニール、ゲート形成、及び／または任意の他の適切な動作が、ｈｉｇｈ―ｋ堆積に続いて生じる。他の例において、一つまたはそれ以上の追加層（例えば、図６で示されるようなＡｌ／ＡｌＯｘ層、または他の適切な層、図９に示されるようなＬａ／ＬａＯｘまたは他の適切な層等）が望まれる場合、追加層の形成は、先行技術で一般的に知られているような種々の技術に従って、ｈｉｇｈ―ｋ堆積の前、及び／または後に実行されることがある。
【００４２】
実施形態に従って、半導体装置の少なくとも部分的な形成を実施するための方法例は、図１５のフロー・ダイアグラム１５００によって図示される。フロー・ダイアグラム１５００に図示するように、半導体装置製造方法例は、１５０２においてチャネル生成、その後に１５０４においてチャネルに界面酸化層の形成、及び１５０６において界面酸化層へのイオン注入を含む。
【００４３】
まず図１６を参照すると、主題となるイノベーションの実施形態に従った、半導体装置の製造方法についての第２の手段例は、ダイアグラム１６０２、及び１６０４によって図示されている。まず、ダイアグラム１６０２に図示するように、Ａｌ（または他の適切な要素）は、半導体装置のチャネル表面内に取り込まれることがある。チャネル内への第３の要素の取り込みについて利用される技術は、例えばイオン注入（例えば、１０ｋｅＶよりも小さいエネルギー、及び／または任意の他の適切なエネルギー・レベル）、プラズマ・ドーピング、イオン注入工程の間、ウエハ温度が室温よりも下げられる低温イオン注入、及び／または、任意の他の適切な技術、または材料を取り込むための技術の組み合わせ等を含む。限定されない例の明細書において、取り込み工程の間に半導体装置にドープされた要素のピーク位置は、取り込み工程（例えば、チャネル表面）の時点で、半導体装置の表面から実質的に１Ａよりも大きいことがある。Ｇｅドーピングのケースにおいて、１０１３〜３×１０１５ｉｏｎｓ／ｃｍ２のドーズ範囲、及び５ｋｅＶよりも小さいエネルギー範囲は、チャネル（高ホール（high hole）／電子の移動度が高いチャネル（electron mobility channel））の良い結晶性を維持することで、大きいＶｔシフトを得ることが好ましい。チャネルへの、一つまたはそれ以上の第３の要素の取り込みにおいて、界面酸化層は、１６０４に示すようにチャネル上に形成されることがある。更に、Ａｌ偏析（segregation）アニール（及び／またはチャネル内に取り込まれる任意の適切な材料に対応するアニール）は、界面酸化層の形成に関連して実行されることがある。界面酸化層の形成及びアニールに続いて、半導体形成工程は、ｈｉｇｈ―ｋ堆積、及び／または任意の他の適切な動作によって続く。一例において、更にアニール、ゲート形成、及び／または任意の他の適切な動作が、ｈｉｇｈ―ｋ堆積に続いて生じる。他の例において、一つまたはそれ以上の追加層（例えば、図６で示されるようなＡｌ／ＡｌＯｘ層、または他の適切な層、図１０に示されるようなＬａ／ＬａＯｘまたは他の適切な層等）が望まれる場合、追加層の形成は、先行技術で一般的に知られているような種々の技術に従って、ｈｉｇｈ―ｋ堆積の前、及び／または後に実行されることがある。
【００４４】
他の実施形態に従って、半導体装置の少なくとも部分的な形成を実施するための方法例は、図１７のフロー・ダイアグラム１７００によって図示される。フロー・ダイアグラム１７００に図示するように、半導体装置製造方法例は、１７０２においてチャネル生成、その後に１７０４においてチャネル表面にイオン注入を含む。１７０６でチャネルへの界面酸化層の形成、及び１７０８において偏析アニールが続いて生じる。界面酸化層形成及びアニールに続いて、１７１０において、ｈｉｇｈ―ｋ堆積が実行されることがある。
【００４５】
更なる実施形態に従って、Ｓｉ酸化物、または窒素のスクリーン層は、１７０４でのイオン注入に先立って、１７０３で形成されることがある。例えば、重いイオン注入ケース（例えばＧｅ、Ｌａ等）の場合のような、イオン注入工程の間、チャネル内の物理的ダメージを減らすために、１７０３でスクリーン層形成が実行されることがある。一例において、膜厚が、おおよそ１ｎｍ及びおおよそ３０ｎｍの間であるスクリーンＳｉ酸化物、または窒素は、浅い深さプロファイル、及びチャネル・ダメージの抑制の両方を実現するために利用されることがある。
【００４６】
追加の実施形態に従って、再結晶アニールは、チャネルの結晶性を改善するために、１７０４でのイオン注入、及び１７０６でのＩＬ形成の間の１７０５で実行されることがある。１７０５での再結晶アニールについて利用されることができる技術は、限定されない、ファーニス・アニール（furnace anneal）、スパイク・アニール（spike anneal）、ＲＴＡ（rapid thermal anneal）、及びミリ秒アニール（millisecond anneal）を含むことがある。限定されない例として、ＲＴＡまたはスパイク・アニールの場合、アニールについて用いられる温度範囲は、おおよそ７００℃、及び１３００℃の間である。そして、再結晶アニールの後のイオン注入層の上部に薄いエピタキシャルＳｉ、ＳｉＧｅ、ＳｉＣ、またはＳｉＧｅＣ層を加えることは、ホール／電子の移動度を改善するために効果的な方法である。膜厚が０．５ｎｍ〜５ｎｍの範囲の薄いエピタキシャル層は、大きなＶｔシフト、及び高キャリア移動度の両方を実現するために好ましい。
【００４７】
上述された事は、開示されたイノベーションの例を含んでいる。当然、開示されるイノベーションを説明するために、考えられる構成、または方法の組み合わせを全て記載することは不可能である。しかし、当業者は更に多くの組み合わせ、及び開示されたイノベーションの置換が可能であるということを認識することができる。従って、開示されたイノベーションは、添付された“特許請求の範囲”の範囲及びスピリットに含まれるそのような変更、変形、変化を採用することを目的としている。更に、用語、「含む」「有する」「備える」「具備する」「含有する」またはそれらの変形程度は、“発明を実施するための形態”または“特許請求の範囲”で用いられ、そのような用語は、用語“からなる”と同様のものとして包含される。用語“からなる”は、“特許請求の範囲”で転換語（transitional word）として用いられる際のものと解釈される。
【００４８】
任意の図、または所定の特徴についての数値範囲に関して、数値範囲を生成するために、一つの範囲からの図、またはパラメータは、同じ特性の異なる範囲からの他の図、またはパラメータと混合され得る。
【００４９】
動作例以外、または別に示唆された例において、明細書及び特許請求の範囲において用いられる構成要素、反応、状態等の両を言及する全ての数、値、及び／または式は、用語“約”によって、全ての例が変更されるということが理解される。
【００５０】
更に、明確な実施形態が上述された場合、これらの実施形態は、単なる例として表され、要求された主題の範囲に限定されることを示したものではないということが正しく理解されるだろう。実際には、本明細書に記載の新規の方法及び動作は、上述した記載のスピリットから離れないで実行され得る。添付された特許請求の範囲、及びそれらの相当物は、主題となるイノベーションの範囲及びスピリットに含まれる、そのような形式、または変形例をカバーするということを示す。
【００５１】
更に、上で提供された各方法が単純な目的のために、一連の動作として示され記載されている場合、そのような方法は動作の順序によって限定されず、ひとつまたはそれ以上の態様に従って、いくつかの動作は、異なる順序、及び／または本明細書に示され記載された一連の動作からの他の動作と同時に生じることができるということが正しく理解されるべきである。例えば、当業者は、例えば状態ダイアグラムにおいて、方法が代替的に相互関係のある状態、または出来事の連続として表されるということがわかり、正しく理解するだろう。更に、説明された動作の全てが、一つまたはそれ以上の態様に従って方法を実施するために要求され得るとは限らない。
【００５２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【技術分野】
【０００１】
本明細書に記載の実施形態は、概してＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）及びＭＯＳＦＥＴ製造方法に関する。
【背景技術】
【０００２】
数あるデバイス技術の中で、シリコン大規模集積回路は、将来の進歩した情報社会のサポートを提供するために用いることが増えてきている。高度な機能（highly sophisticated function）を有する集積回路を製造するために、ＭＯＳＦＥＴまたはＣＭＯＳＦＥＴ（Complementary MOSFET）の様な高性能をもたらす半導体装置は、集積回路を構成するために利用される。
【０００３】
ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ、及び／または同様の装置のデザインにおいて、装置構造、導電型、動作電圧等のような要素に従って、それぞれが最適な閾値電圧を有するゲート電極の形成は、そのような装置の製造工程を複雑化させる可能性がある。この付加された複雑さは、同様に、そのような装置についての製造コストを増加させる、及び／または効率の低下または他のそのような影響を導入する可能性がある。従って、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ等に対応する各電極の閾値電圧を制御する技術を単純、容易、実行可能な手段で実行することが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高品質な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、基板と、前記基板上に形成される半導体領域、前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、前記チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層、を有するＭＯＳ（metal-oxide-semiconductor）トランジスタと、を備え、前記少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的に前記ｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。
【図面の簡単な説明】
【０００７】
【図１】図１は、主題となるイノベーション（subject innovation）の実施形態に従ったＭＯＳＦＥＴ例の一部の断面図である。
【図２】図２は、主題となるイノベーションの種々の実施形態に従った、ぞれぞれのトランジスタ・デザイン例の深さプロファイルを示している。
【図３】図３は、主題となるイノベーションの種々の実施形態に従った、ぞれぞれのトランジスタ・デザイン例の深さプロファイルを示している。
【図４】図４は、主題となるイノベーションの種々の実施形態に従った、それぞれのトランジスタ・デザイン例についての閾値電圧変調データを示している。
【図５】図５は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の追加の断面図である。
【図６】図６は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の追加の断面図である。
【図７】図７は、主題となるイノベーションの実施形態に従った、トランジスタ・デザイン例の深さプロファイルを示している。
【図８】図８は、主題となるイノベーションの種々の実施形態に従った、それぞれのトランジスタ・デザイン例についての更なる閾値電圧変調データを示している。
【図９】図９は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１０】図１０は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１１】図１１は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１２】図１２は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１３】図１３は、主題となるイノベーションの各実施形態に従ったＭＯＳＦＥＴ例の一部の更なる断面図である。
【図１４】図１４は、主題となるイノベーションの各実施形態に従った、半導体装置の製造についての第１の方法例を示している。
【図１５】図１５は、主題となるイノベーションの各実施形態に従った、半導体装置を製造するための第１の方法例のフロー・ダイアグラムである。
【図１６】図１６は、主題となるイノベーションの各実施形態に従った、半導体装置の製造についての第２の方法例を示している。
【図１７】図１７は、主題となるイノベーションの各実施形態に従った、半導体装置を製造するための第２の方法例のフロー・ダイアグラムである。
【発明を実施するための形態】
【０００８】
主題となるイノベーション（subject innovation）は、ｈｉｇｈ―ｋ、及び／または界面酸化層（interfacial oxide layer）の主要な要素（component）ではなく、ゲート絶縁層、及び／または界面酸化層にドープされる第３の要素（third elements）を有する各半導体装置を提供する。種々の実施形態において、ピーク濃度深さ領域（peak density depth regions）の一つは、ｈｉｇｈ―ｋ／界面酸化接合面（interface）よりも下のチャネル側に位置する。種々の他の実施形態において、追加の層は、ｈｉｇｈ―ｋ／界面酸化接合面、またはそれよりも上の半導体装置内に導入される。それにより、二つのピークのドープ濃度の深さが導入される。更に他の実施形態において、上述した少なくとも一つに従った半導体装置の製造方法が提供される。
【０００９】
第１の実施形態に従って、半導体装置は、基板、及びＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを備えている。ＭＯＳトランジスタは、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されるソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、Ｓｉ、ＯまたはＮとは異なる少なくとも一つの要素（element）が１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で取り込まれる（含まれる）（incorporated）界面酸化層（ＩＬ：interfacial oxide layer）、及び界面酸化層上に形成され、実質的にＩＬに近接する深さでｈｉｇｈ―ｋ／ＩＬ接合面（interface）を有するｈｉｇｈ―ｋ絶縁層を含んでいる。半導体装置において、ＩＬ内に取り込まれた要素のピーク濃度の少なくとも第１の深さは、実質的にｈｉｇｈ―ｋ／ＩＬ接合面よりも下に位置する。ＭＯＳトランジスタは、ＩＬに取り込まれる各要素がＡｌ及びＧｅを含むｐチャネルＭＯＳまたはｐＭＯＳトランジスタである。更に、または代替的に、ＭＯＳトランジスタは、ＩＬに取り込まれる各要素がＬａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、及びＴｉを含むｎチャネルＭＯＳまたはｎＭＯＳトランジスタである。
【００１０】
第２の実施形態に従って、半導体装置は、基板及びＭＯＳトランジスタを含む。ＭＯＳトランジスタは、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されるソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、Ｓｉ、ＯまたはＮとは異なる少なくとも一つの要素が１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で取り込まれる界面酸化層（ＩＬ：interfacial oxide layer）、界面酸化層上に形成され、実質的にＩＬに近接する深さでｈｉｇｈ―ｋ／Ｉ5Ｌ接合面を有するｈｉｇｈ―ｋ絶縁層、及び実質的に、ＩＬに取り込まれている要素、または少なくとも一つの前記要素の酸化物で構成されるｈｉｇｈ―ｋ絶縁層に近接する追加層（supplemental layer）を含んでいる。半導体装置において、ＩＬ内に取り込まれた要素のピーク濃度の少なくとも第１の深さは、実質的にｈｉｇｈ―ｋ／ＩＬ接合面よりも下に位置し、ＩＬ内に取り込まれた要素のピーク濃度の少なくとも第２の深さは、追加層に関する深さに位置する。追加層は、ｈｉｇｈ―ｋ／ＩＬ接合面に対応する深さ、及び／または実質的にｈｉｇｈ―ｋ絶縁層上に位置する深さであることがある。ＭＯＳトランジスタは、ＩＬ及び／または追加層に取り込まれる各要素がＡｌ及びＧｅを含むｐチャネルＭＯＳまたはｐＭＯＳトランジスタである。更に、または代替的に、ＭＯＳトランジスタは、ＩＬ及び／または追加層に取り込まれる各要素がＬａ，Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、及びＴｉを含むｎチャネルＭＯＳまたはｎＭＯＳトランジスタである。
【００１１】
第３の実施形態に従って、半導体装置を製造する方法は、基板を用意すること、基板内にチャネル領域を形成すること、チャネル領域上にＩＬを形成すること、チャネル領域及び／またはＩＬ内にＳｉ、Ｏ、またはＮとは異なる少なくとも一つの要素をドープすること、及びＩＬ上にｈｉｇｈ―ｋ絶縁を堆積することを含む。ＩＬ及びｈｉｇｈ―ｋ堆積の形成の間、少なくとも一つの要素はＩＫ内にドープされる。代替的に、少なくとも一つの要素は、ＩＬ形成に先立ってチャネル領域内にドープされる。少なくとも一つの要素がチャネル領域内にドープされた場合には、ＩＬ形成、及びｈｉｇｈ―ｋ堆積の間にアニールが実行される。一部の例では、ドープすることは、少なくとも一つの要素のピーク位置が、少なくとも一つの要素がドープされる領域の表面から１Ａよりも大きくなるように実行される。更に、一部の例では、ドープすることは、イオン注入（例えば、実質的に１０ｋｅＶよりも小さいエネルギー・レベル）により実行される。
【００１２】
下記の記載、及び添付図面は、明細書のいくらかの例となる態様を示す。しかしながら、これらの態様は、使用されうる明細書の原理の種々の方法のうちの数例を示す。明細書の他の利点及び新規の構成は、下記の図面と併せて考慮する際に開示される情報の詳細な記載により明らかになる。
【００１３】
要求される主題は、同一構成には同一参照番号を付している図面を参照して以下に説明される。下記の記載において、説明の目的で、多くの具体的な詳細は、要求される主題の十分な理解を提供するために示される。しかしながら、これらの具体的な詳細なしで要求される主題は実行可能であるということが明白になる。他の例において、よく知られた構造及び装置は、要求された主題を説明することを容易にするためにブロック・ダイアグラム形式で示され得る。
【００１４】
（第１の実施形態）
まず図１を参照する。図１は半導体装置１００例の断面図であり、第１の実施形態に従って提供される。図１に示すように、半導体装置１００は基板、及び本明細書でｐＭＯＳトランジスタと称されるｐチャネルＭＯＳトランジスタ、またはＭＯＳＦＥＴを含む。ｐＭＯＳトランジスタは、基板上に形成されたｎ型半導体領域と、ｎ型半導体領域内に形成され、互いに分離されるソース領域１０２及びドレイン領域１０４とを備える。加えて、ｐＭＯＳトランジスタは、ｎ型半導体領域内に形成され、ソース領域１０２及びドレイン領域１０４を分離するチャネル領域を含む。ｐＭＯＳトランジスタは、チャネル上、且つゲートとソース／ドレイン領域との間に位置する界面酸化層（ＩＬ）１０６を更に備える。更に、ｐＭＯＳトランジスタは、ゲート電極１１０が上に配置されるゲートまたは高誘電率定数ｋを有するｈｉｇｈ―ｋ絶縁層１０８を含む。
【００１５】
明細書の限定されない例において、ＩＬ１０６がチャネル材料（例えばＳｉ，Ｇｅ，Ｃ等）を含む。更に、酸素、及び追加の窒素が取り込まれることがある。他の限定されない例において、ｈｉｇｈ―ｋ絶縁層１０８は、おおよそ０．１ｎｍ〜２５ｎｍの間の厚さを示すことがある。更にｈｉｇｈ―ｋ絶縁層１０８は、種々の金属Ｓｉ材料、及び／または高誘電定数（high dielectric constant）を有する任意の他の適当な材料を用いて構成されることがある。例えば、ｈｉｇｈ―ｋ絶縁層１０８に利用される材料は、ｘが０及び１の間であるＨｆｘＳｉ１−ｘＯ２、ＨｆｘＳｉ１−ｘＯＮ、ＺｒｘＳｉ１−ｘＯ２、ＺｒｘＳｉ１−ｘＯＮ、ＬａｘＳｉ１−ｘＯ２、ＬａｘＳｉ１−ｘＯＮ、ＧｄｘＳｉ１−ｘＯ２、ＧｄｘＳｉ１−ｘＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＬａＳｉＯ、及びＨｆＧｄＳｉＯ等の化学式（chemical formulae）を有する組成（composition）を有することができる。しかしながら、先立ったリストは、例として単に提供されているということ、及び他の組成も利用可能であるということが正しく理解されるべきである。更に限定されない例において、ゲート電極１１０は、金属または金属混合物（metallic alloy）を用いて形成されることがある。ゲート電極１１０について利用される構成の具体例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ、及び／またはＭｏのような金属、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ、及び／またはＨｆＮのような窒素及び炭素、ＲｕＯｘ、及び／またはＲｅＯｘのような導電性の酸素、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ、及び／またはＴａＡｌＮのような金属―金属混合物、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌのような先立った組成の積層構造等を含む。第１の実施形態に従って、一つまたはそれ以上の上述した組成は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘ等のようなＳｉ及び金属シリサイドと共に積層される。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はゲート電極１１０について利用可能であるということが正しく理解されるべきである。
【００１６】
半導体装置１００の構成に関して、本明細書で図示及び記載されているような種々の他の半導体装置と同様に、装置構造、導電性、動作電圧等に従って、それぞれが最適な閾値電圧を有するゲート電極の形成は、一部の例では、関連するＣＭＯＳＦＥＴ及び／または他の半導体装置の製造工程を複雑にし、それによりコストが増加し、及び／または他の悪影響が導入されるということが正しく理解されるべきである。従って、単純な方法で各電極の閾値電圧を制御する方法が望ましいということが正しく理解されるべきである。更に第１の実施形態に従って、半導体装置において、ｈｉｇｈ―ｋ及び界面酸化層の主な要素ではない第３の要素は、ゲート絶縁、及び／または界面酸化層内にドープされることができる。一例において、少なくとも一つの結果と生じるピーク濃度深さ領域は、チャネル側のｈｉｇｈ―ｋ／界面酸化接合面よりも下に位置されることがある。このような方法で半導体装置を構成することによって、仕事関数（work function）は、従来の方法と比較してより少量のドーズによって、簡単に変調され、結果として装置性能を改善するということが正しく理解されるべきである。
【００１７】
上述及び後述の実施形態に関して、図１及び本明細書で提供されたそれぞれの他の図面は、実施形態で実施される可能性がある半導体装置の例を示す場合、本明細書に記載された実施形態はまた、新規のチャネル装置（例えば、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩＩＩ−Ｖ材料等）、新規の装置構造（例えば、ＳＯＩ（Si on insulator）、３次元トランジスタ（例えばフィンＦＥＴ、バーティカル（vertical）ＦＥＴ、ナノワイヤ（nanowire
）、ナノチューブ、…）等）、及び／または任意の他の適切な装置タイプとして適用できるということが正しく理解されるべきである。更に、Ａｌ（及び／またはＧｅまたは任意の他の適切な要素）の取り込みは、更に、または半導体装置１００に関して図示されるｐＭＯＳトランジスタに代わって高閾値電圧（Ｖｔ）ｎＭＯＳについて利用されることがあるということが正しく理解されるべきである。
【００１８】
第１の実施形態に従って、半導体装置１００の拡張された閾値電圧変調（enhanced threshold voltage modulation）は、一つまたはそれ以上の第３の要素（例えば、ＩＬ１０６またはｈｉｇｈ―ｋ絶縁層１０８の主な要素として利用されない要素）をＩＬ１０６及び／またはｈｉｇｈ―ｋ絶縁層１０８に導入することで達成されることがある。例として図１に示されるように、Ａｌは、ＩＬ１０６内に取り込まれる。従って、半導体装置１００について正の閾値電圧シフトをもたらす。この技術は、Ａｌ及び／または他の適当な材料の層が半導体装置の一つまたはそれ以上の深さに挿入される従来の半導体製造技術とは大きく異なっている。例えば、図２に示すように、グラフ２０２は、ｈｉｇｈ―ｋ層上にＡｌ挿入層（inserted layer）を有する半導体装置内のＡｌの濃度の深さプロファイルを示している。そして、グラフ２０４は、ｈｉｇｈ―ｋ／ＩＬ層にＡｌ挿入層を有する半導体装置内のＡｌの濃度の深さプロファイルを示している。対照的に、ひとつまたはそれ以上の第３の要素を、半導体装置１００のＩＬ１０６及び／またはｈｉｇｈ―ｋ絶縁層１０８に取り込む事（incorporating）によって、半導体装置１００内のＡｌの濃度のプロファイル深さは、実質的に図３のグラフ３００に図示したものと同様になる。グラフ３００に示すように、半導体装置１００のＡｌピーク濃度深さ領域は、ｈｉｇｈ―ｋ界面酸化接合面よりも下、及びＳｉチャネル側に位置することがある。対照的に、従来の方法は、グラフ２０２、及び２０４に図示される。
【００１９】
再び図１を参照し、上述するように、第１の実施形態におけるＡｌは、少なくともＩＬ１０６に取り込まれる。一例において、ＩＬ１０６内のＡｌは、Ａｌの濃度に依存する正の仕事関数変調（work function modulation）に対応して半導体装置１００の閾値電圧Ｖｔを変調するために利用されることがある。他の実施形態において、ＩＬ１０６内のＡｌのピーク濃度は、おおよそ１０１９ａｔｏｍｓ／ｃｍ２から、おおよそ１０２２ａｔｏｍｓ／ｃｍ２である。
【００２０】
半導体装置１００が、Ａｌが取り込まれた界面酸化層を有するＭＯＳトランジスタを明らかにする場合、他の実施も利用可能であるということが正しく理解されるべきである。例えば、Ａｌは、更に、またはＩＬ１０６の代わりに半導体装置１００のチャネルまたはｈｉｇｈ―ｋ絶縁層１０８に取り込まれることがある。更に、Ｇｅ等のような他の要素は、Ａｌに加えて、またはＡＬの代わりに取り込まれることがある。
【００２１】
第１の実施形態に従って、図４のグラフ４００は、種々の取り込み方法に従った半導体装置におけるＡｌ濃度と、半導体装置のベースライン閾値電圧Ｖｔｌｉｎとの関係を示すデータ例を図示している。しかしながら、グラフ４００がＡｌ取り込みの具体例のデータを示す場合、Ｇｅ取り込みの場合及び／または他の適切な材料の取り込みにおいて、同様の結果が達成されることがあるということが正しく理解されるべきである。
【００２２】
更にグラフ４００を参照すると、線４０２は、実質的に高エネルギーのＡｌイオン注入（Ｉ／Ｉ：ion implantation）によって得られる閾値電圧データを表し、線４０４は、実質的に低エネルギーのＡｌイオン注入によって得られる閾値電圧データを表す。線４０２及び４０４の両方の場合において、Ａｌイオンは、ｈｉｇｈ―ｋ堆積に先立って半導体装置の界面酸化層にイオン注入される。更に、Ａｌは、１０１３〜１０１６ｉｏｎｓ／ｃｍ２のドーズ範囲、及び１ｋｅＶより小さいエネルギー範囲で取り込まれる。しかしながら、注入で利用されるドーズ及びエネルギーは、一部の例で、要素の種類に依存するということが正しく理解されるべきである。
【００２３】
線４０２及び４０４によって図示されたような界面酸化層へのＡｌイオン注入の場合において、実質的に大きな閾値電圧の変調は、線４１２〜４１８によって図示される従来の閾値電圧変調方法と比較できるＡｌ濃度で達成されることがあるということがグラフ４００から観察される。特に、線４１２は、チャネルへのフッ素イオン注入によって得られる閾値電圧変調結果を図示し、線４１４は、ｈｉｇｈ―ｋ／ＩＬ界面（例えばグラフ２０４に示すように）におけるＡｌ層挿入に基づく閾値電圧変調結果を図示し、線４１６は、金属ゲート及びｈｉｇｈ―ｋ層を通したＡｌイオン注入に基づく閾値電圧変調結果を図示し、そして、線４１８は、ｈｉｇｈ―ｋ層の上部でＡｌ層挿入を用いる閾値電圧変調結果を図示する。
【００２４】
実施形態に従って、イオン注入によって取り込まれるＡｌ及び／または他の適切な要素を有するｐＭＯＳトランジスタ（例えば、図１の半導体装置１００に示されるような）は、レジスト・ストリップ（resist-strip）再加工、及び／または他の適切な技術によるＶｔｌｉｎ変動を抑えることができる。例えば、図４のダイアグラム４００は、種々のレジスト・ストリップ・ウェット工程反復（resist-strip wet processing iteration）に関して、ＩＬ内にＡｌを取り込んだ場合、及び取り込んでいない場合におけるＶｔｌｉｎの比較を示している。ダイアグラム４００に示された例において、レジスト・ストリップ・ウェット工程は、ＣＭＯＳ集積工程フローをシミュレートするためにＡｌ Ｉ／Ｉステップの前に実行される。ダイアグラム４００に図示するように、たとえＶｔｌｉｎ値がＩＬへのＡＬ Ｉ／Ｉ無しの場合に負にシフトしても、Ａｌを加えることでウェット・エッチングに対して実質的に安定しているＶｔｌｉｎが実現される。この利点は、正のＶｔｌｉｎシフトのような本明細書に記載の他の利点に対して補足であるということが正しく理解されるべきである。しかしながら、上述した例が、Ａｌ取り込みの具体例について図示される場合、Ｖｔｌｉｎ安定の改善はまた、概して本明細書に記載されているような任意の他の適切な要素の取り込みによって達成されることがあるということが正しく理解されるべきである。
【００２５】
次に図５を参照する。図５は半導体装置５００例の断面図であり、実施形態に従って提供される。図５に示すように、半導体装置５００は基板、及び本明細書でｎＭＯＳトランジスタと称されるｎチャネルＭＯＳトランジスタ、またはＭＯＳＦＥＴを含む。ｎＭＯＳトランジスタは、基板上に形成されたｐ型半導体領域と、ｐ型半導体領域内に形成され、互いに分離されるソース領域５０２及びドレイン領域５０４を備える。加えて、ｎＭＯＳトランジスタは、ｐ型半導体領域内に形成され、ソース領域５０２及びドレイン領域５０４を分離するチャネル領域を含む。ｎＭＯＳトランジスタは、チャネル上、且つゲートとソース／ドレイン領域との間に位置する界面酸化層（ＩＬ）５０６を更に備える。更に、ｎＭＯＳトランジスタは、ゲート電極５１０が上に配置されるゲートまたは高誘電率定数ｋを有するｈｉｇｈ―ｋ絶縁層５０８を含む。
【００２６】
実施形態に従って、ＩＬ５０６、ｈｉｇｈ―ｋ絶縁層５０８、及びゲート電極５１０は、同様の性質を示す、及び／または半導体装置１００に関する上の記載と同様の組成を利用するように、構成される。より詳しく、そして限定されない例として、ＩＬ５０６は酸素、及び追加の窒素が取り込まれることがあるチャネル材料（例えばＳｉ，Ｇｅ，Ｃ等）を含む。他の限定されない例において、ｈｉｇｈ―ｋ絶縁層５０８は、おおよそ０．１ｎｍ〜２５ｎｍの間の厚さを示すことがある。更にｈｉｇｈ―ｋ絶縁層５０８は、種々の金属Ｓｉ材料、及び／または高誘電定数を有する任意の他の適当な材料を用いて構成されることがある。例えば、ｈｉｇｈ―ｋ絶縁層５０８に利用される材料は、ｘが０及び１の間であるＨｆｘＳｉ１−ｘＯ２、ＨｆｘＳｉ１−ｘＯＮ、ＺｒｘＳｉ１−ｘＯ２、ＺｒｘＳｉ１−ｘＯＮ、ＬａｘＳｉ１−ｘＯ２、ＬａｘＳｉ１−ｘＯＮ、ＧｄｘＳｉ１−ｘＯ２、ＧｄｘＳｉ１−ｘＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＬａＳｉＯ、及びＨｆＧｄＳｉＯ等の化学式を有する組成を有することができる。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はまた利用可能であるということが正しく理解されるべきである。更に限定されない例において、ゲート電極５１０は、金属または金属混合物（metallic alloy）を用いて形成されることがある。ゲート電極５１０について利用される構成の具体例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ、及び／またはＭｏのような金属、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ、及び／またはＨｆＮのような窒素及び炭素、ＲｕＯｘ、及び／またはＲｅＯｘのような導電性の酸素、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ、及び／またはＴａＡｌＮのような金属―金属混合物、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌのような先立った組成の積層構造等を含む。実施形態に従って、一つまたはそれ以上の上述した組成は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘ、等のようなＳｉ及び金属シリサイドと共に積層される。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はゲート電極６１０について利用可能であるということが正しく理解されるべきである。
【００２７】
図５に示されるように他の実施形態に従って、Ｌａは少なくとも半導体装置５００のＩＬ５０６内に取り込まれることがある。一例において、ＩＬ５０６内のＬａは、半導体装置５００の閾値電圧の負のシフトによって、半導体装置５００の閾値電圧Ｖｔの変調を促進するために利用されることがある。一例において、そのような変調は、負の効果的な仕事関数変調に対応する。更なる実施形態に従って、ＩＬ５０６内のＬａのピーク濃度は、おおよそ１０１９ａｔｏｍｓ／ｃｍ２から、おおよそ１０２２ａｔｏｍｓ／ｃｍ２である。
【００２８】
半導体装置５００が、Ｌａが取り込まれた界面酸化層を有するＭＯＳトランジスタを明らかにする場合、他の実施も利用可能であるということが正しく理解されるべきである。例えば、Ｌａは、更に、またはＩＬ５０６の代わりに半導体装置５００のチャネルまたはｈｉｇｈ―ｋ絶縁層５０８に取り込まれることがある。更に、Ｙ，Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、Ｔｉ等のような他の要素は、Ｌａに加えて、またはＬａの代わりに取り込まれることがある。実施形態に従って、Ｌａ（及び／または、一つまたはそれ以上の、上述された他の要素及び／または任意の他の適当な要素）は、更に、または半導体装置５００に関して図示されるｎＭＯＳトランジスタに代わって高ＶｔｐＭＯＳについて利用されることがある。更に、半導体装置５００がＭＯＳトランジスタを明確にする場合、本明細書に記載された実施形態はまた、新規のチャネル装置（例えば、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩＩＩ−Ｖ材料等）、新規の装置構造（例えば、ＳＯＩ（Si on insulator）、３次元トランジスタ（例えばフィンＦＥＴ、バーティカル（vertical）ＦＥＴ、ナノワイヤ（nanowire）、ナノチューブ、…）等）、及び／または任意の他の適切な装置タイプとして適用できるということが正しく理解されるべきである。
【００２９】
（第２の実施形態）
次に図６を参照するように、第２の実施形態に従って、他の半導体装置６００例の断面図が提供される。図６に示されるように、半導体装置６００は、半導体装置１００に関して上述で記載されたものと同様の方法で、ソース領域１０２、ドレイン領域１０４、界面酸化層１０６、ｈｉｇｈ―ｋ絶縁層１０８、及びゲート電極１１０を用いて構成されるｐＭＯＳトランジスタを含むことがある。実施形態に従って、Ａｌ（及び／またはＧｅまたは任意の他の適切な要素）は、少なくとも半導体装置６００のＩＬ１０６に取り込まれることがあり、それにより、半導体装置１００に関して上述されたものと同様の方法において、正の閾値電圧シフトによって、半導体装置６００の拡張された閾値電圧変調を促進する。他の実施形態に従って、半導体装置６００は、半導体装置６００のｈｉｇｈ―ｋ／ゲート接合面において、さらにＡｌまたはＡｌＯｘ（及び／またはＧｅまたはＧｅＯｘ、または任意の他の適切な要素または金属酸化物）の追加層（supplemental layer）６０２を含む。更なる実施形態に従って、追加層６０２は、おおよそ０．１ｎｍ及びおおよそ３ｎｍの間の厚さを示すことがある。
【００３０】
半導体装置６００のｈｉｇｈ―ｋ／ゲート接合面において、追加層６０２を取り込むことによって、半導体装置６００内のＡｌ（またはＧｅ）の濃度の深さプロファイルは、図７のグラフ７００によって図示されるものと実質的に同様であることがあるということが正しく理解されるべきである。グラフ７００に図示するように、半導体装置内の一つまたはそれ以上の追加層を取り込むことによって、一つまたはそれ以上のピーク濃度の深さが現れることがある。例えば、ピーク濃度の第１の深さは、半導体装置１００に関して記載された一つまたはそれ以上の第３の要素のドーズに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも下であることがある。そして、ピーク濃度の第２の深さは、半導体装置６００に関して記載されるような追加層の取り込みに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも上、または該接合面であることがある。
【００３１】
更に、または代替的に、図６に示されないとしても、追加層は、半導体装置６００のｈｉｇｈ―ｋ／ＩＬ接合面に導入されることがある。上述したような少なくともＩＬ１０６のドーズに加えて、一つまたはそれ以上の追加層６０２を、半導体装置６００内に含むことにより、図１によって示された構造と同様に、従来の技術よりも大きいＶｔシフトが得られることがあるということが正しく理解されるべきである。
【００３２】
図６の半導体装置６００によって達成可能なＶｔシフトを図示するように、図８のグラフ８００は、反転（Ｔｉｎｖ）に基づいて、ゲート絶縁膜厚の作用（function）のような種々の半導体装置の実施に関するベースライン閾値電圧データを示している。特に、グラフ８００の線８０２は、ＩＬ内のＡｌイオン注入、及びｈｉｇｈ―ｋ層上のＡｌ層の両方が実施されている半導体装置を表し、線８０４は、Ａｌ層のみがｈｉｇｈ―ｋ層上に導入されている半導体装置を表し、そして、線８０６は、Ａｌイオン注入のみがＩＬ層上に実施されている半導体装置を表す。更に、線８０２〜８０６より下の点は、Ａｌイオン注入も、Ａｌ層も実施されない制御装置を表す。従って、グラフ８００に示すように、Ａｌイオン注入技術、及びＡｌ層技術は、該制御の場合よりも、より大きな閾値電圧変調をもたらす。グラフ８００によって、更に示されるように、Ａｌイオン注入技術及びＡｌ層技術の組み合わせは、それぞれの技術を別々に実行するよりも、より多くの閾値電圧変調をもたらす。
【００３３】
次に図９を参照すると、実施形態に従って、更に他の半導体装置９００例の断面図が提供される。図９に示されるように、半導体装置９００は、半導体装置５００に関して上述で記載されたものと同様の方法で、ソース領域５０２、ドレイン領域５０４、界面酸化層５０６、ｈｉｇｈ―ｋ絶縁層５０８、及びゲート電極５１０を用いて構成されるｎＭＯＳトランジスタを含むことがある。更に、Ｌａ（またはＹ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、Ｔｉ、及び／または任意の他の適切な要素）は、少なくとも半導体装置９００のＩＬ５０６に取り込まれることがあり、それにより、半導体装置５００に関して上述されたものと同様の方法において、負の閾値電圧シフトによって、半導体装置９００の拡張された閾値電圧変調を促進する。他の実施形態に従って、半導体装置９００は、半導体装置５００のｈｉｇｈ―ｋ／ゲート接合面において、さらにＬａまたはＬａＯｘ（及び／またはＹ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、Ｔｉ、任意の他の適切な要素、またはそのような要素の任意の金属酸化物）の追加層９０２を含む。更なる実施形態に従って、追加層９０２は、おおよそ０．１ｎｍ及びおおよそ３ｎｍの間の厚さを示すことがある。
【００３４】
半導体装置９００のｈｉｇｈ―ｋ／ゲート接合面において、追加層９０２を取り込むことによって、半導体装置６００に関するグラフ７００によって示されるものと同様の方法において、一つ以上のピーク濃度の深さが現れるということが正しく理解されるべきである。例えば、ピーク濃度の第１の深さは、半導体装置５００に関して記載された一つまたはそれ以上の第３の要素のドーズに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも下であることがある。そして、ピーク濃度の第２の深さは、半導体装置９００に関して記載されるような追加層の取り込みに起因して、ｈｉｇｈ―ｋ／ＩＬ接合面よりも上、または該接合面であることがある。
【００３５】
更に、または代替的に、図９に示されないとしても、追加層は、半導体装置９００のｈｉｇｈ―ｋ／ＩＬ接合面で導入されることがある。上述したような少なくともＩＬ５０６のドーズに加えて、一つまたはそれ以上の追加層９０２を、半導体装置９００内に含むことにより、図５によって示された構造と同様に、従来の技術よりも大きいＶｔシフトが得られることがあるということが正しく理解されるべきである。
【００３６】
実施形態に従って、半導体装置１００、５００、６００、及び／または９００または任意の他の適切な半導体装置のような種々の半導体装置は、追加の装置構成を形成するために、種々の方法で結合されることがある。そのような装置構成の例は、図１０〜図１３によって本明細書で図示されるような各半導体装置に基づいて形成されることがある。まず図１０を参照する。図１０にはｐＭＯＳトランジスタ１００２及びｎＭＯＳトランジスタ１００４を備えるＣＭＯＳ半導体装置１０００が図示されている。実施形態に従って、ｐＭＯＳトランジスタ１００２、及びｎＭＯＳトランジスタ１００４は、少なくともそれぞれの界面酸化層に取り込まれる一つまたはそれ以上の第３の要素を有することがある。従って、半導体装置１００及び５００のそれぞれと同様の方法で、拡張された閾値電圧変調を促進する。
【００３７】
図１１は、他の実施形態に従って利用されることがあるマルチＶｔｐＭＯＳ半導体装置１１００例を図示している。そして、半導体装置１１００は、第１のｐＭＯＳトランジスタ１１０２及び第２のｐＭＯＳトランジスタ１１０４を備えることがある。一例において、ｐＭＯＳトランジスタ１１０２及び１１０４は、ｐＭＯＳトランジスタ１００２及び半導体装置１００に関して上述したものと同様の方法で、少なくともｐＭＯＳトランジスタそれぞれの界面酸化層内に取り込まれる少なくとも一つの第３の要素を備えることがある。更に、第２のｐＭＯＳトランジスタ１１０４は、半導体装置６００と同様の方法で、Ａｌ、ＡｌＯｘ、及び／または任意の他の適当な要素、または金属酸化物の追加層を有することがあり、それにより、第１のｐＭＯＳトランジスタ１１０２の閾値電圧変調よりも実質的に高い閾値電圧変調を促進し、半導体装置１１００のマルチＶｔ動作を可能にすることができる。
【００３８】
図１２は、さらに他の実施形態に従って利用されることがあるマルチＶｔｎＭＯＳ半導体装置１２００例を図示している。そして、半導体装置１２００は、第１のｎＭＯＳトランジスタ１２０２及び第２のｎＭＯＳトランジスタ１２０４を備えることがある。一例において、ｎＭＯＳトランジスタ１２０２及び１２０４は、ｎＭＯＳトランジスタ１００４及び半導体装置５００に関して上述したものと同様の方法で、少なくともｎＭＯＳトランジスタそれぞれの界面酸化層内に取り込まれる少なくとも一つの第３の要素を備えることがある。更に、第２のｎＭＯＳトランジスタ１２０４は、半導体装置９００と同様の方法で、Ｌａ、ＬａＯｘ、及び／または任意の他の適当な要素、または金属酸化物の追加層を有することがあり、それにより、第１のｎＭＯＳトランジスタ１２０２の閾値電圧変調よりも実質的に高い閾値電圧変調を促進し、半導体装置１２００のマルチＶｔ動作を可能にすることができる。
【００３９】
次に図１３を参照すると、ｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４を備える第２のＣＭＯＳ半導体装置１３００は、追加の実施形態に従って図示されている。実施形態に従って、ｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４は、少なくともｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４のそれぞれの界面酸化層において一つまたはそれ以上の第３の要素を備えることがある。それにより、半導体装置１００、及び５００とそれぞれ同様の方法で、閾値電圧変調を促進する。更にｐＭＯＳトランジスタ１３０２及びｎＭＯＳトランジスタ１３０４は、半導体装置６００、及び９００のそれぞれと同様の方法で、更に少なくとも一つの追加金属、または金属酸化物層を含むことができる。それにより、イオン注入または追加層が個々によって達成されることがあるものよりも、より多くの閾値電圧変調を促進する。
【００４０】
（第３の実施形態）
次に、図１４〜図１７を参照する。図１４〜図１７では、少なくとも上述した実施形態に従って、半導体装置を製造するための種々の技術が表される。しかしながら、上述した半導体装置は、任意の適当な工程、または工程の組み合わせを用いて形成されることができるということと、下記の記載は、限定されない例として提供されるということとが正しく理解されるべきである。更に、下の記載で表れる工程は、任意の適切な製品を形成するために利用されることがあり、上述した半導体装置に限定することを表さないということが正しく理解されるべきである。
【００４１】
まず図１４を参照すると、主題となるイノベーションの実施形態に従った、半導体装置の製造方法についての第１の手段例は、ダイアグラム１４００によって図示されている。ダイアグラム１４００に図示するように、界面酸化層の形成に関して、Ａｌ（または他の適切な要素）は、イオン注入（例えば、１０ｋｅＶよりも小さいエネルギー、及び／または任意の他の適切なエネルギー・レベル）、プラズマ・ドーピング、イオン注入工程の間、ウエハ温度が室温よりも下げられる低温イオン注入、及び／または、任意の他の適切な技術、または界面酸化層内への材料取り込みについての技術の組み合わせのような種々の技術によって界面酸化層に取り込まれることがある。限定されない例の明細書において、取り込み工程の間に半導体装置にドープされた要素のピーク位置は、取り込み工程（例えば、界面酸化層の表面）の時点で、半導体装置の表面から実質的に１Ａよりも大きいことがある。界面酸化層へのＡｌ及び／または他の適切な材料の取り込みに続き、半導体製造工程はｈｉｇｈ―ｋ堆積、及び／または任意の他の適切な動作によって続く。一例において、更なるアニール、ゲート形成、及び／または任意の他の適切な動作が、ｈｉｇｈ―ｋ堆積に続いて生じる。他の例において、一つまたはそれ以上の追加層（例えば、図６で示されるようなＡｌ／ＡｌＯｘ層、または他の適切な層、図９に示されるようなＬａ／ＬａＯｘまたは他の適切な層等）が望まれる場合、追加層の形成は、先行技術で一般的に知られているような種々の技術に従って、ｈｉｇｈ―ｋ堆積の前、及び／または後に実行されることがある。
【００４２】
実施形態に従って、半導体装置の少なくとも部分的な形成を実施するための方法例は、図１５のフロー・ダイアグラム１５００によって図示される。フロー・ダイアグラム１５００に図示するように、半導体装置製造方法例は、１５０２においてチャネル生成、その後に１５０４においてチャネルに界面酸化層の形成、及び１５０６において界面酸化層へのイオン注入を含む。
【００４３】
まず図１６を参照すると、主題となるイノベーションの実施形態に従った、半導体装置の製造方法についての第２の手段例は、ダイアグラム１６０２、及び１６０４によって図示されている。まず、ダイアグラム１６０２に図示するように、Ａｌ（または他の適切な要素）は、半導体装置のチャネル表面内に取り込まれることがある。チャネル内への第３の要素の取り込みについて利用される技術は、例えばイオン注入（例えば、１０ｋｅＶよりも小さいエネルギー、及び／または任意の他の適切なエネルギー・レベル）、プラズマ・ドーピング、イオン注入工程の間、ウエハ温度が室温よりも下げられる低温イオン注入、及び／または、任意の他の適切な技術、または材料を取り込むための技術の組み合わせ等を含む。限定されない例の明細書において、取り込み工程の間に半導体装置にドープされた要素のピーク位置は、取り込み工程（例えば、チャネル表面）の時点で、半導体装置の表面から実質的に１Ａよりも大きいことがある。Ｇｅドーピングのケースにおいて、１０１３〜３×１０１５ｉｏｎｓ／ｃｍ２のドーズ範囲、及び５ｋｅＶよりも小さいエネルギー範囲は、チャネル（高ホール（high hole）／電子の移動度が高いチャネル（electron mobility channel））の良い結晶性を維持することで、大きいＶｔシフトを得ることが好ましい。チャネルへの、一つまたはそれ以上の第３の要素の取り込みにおいて、界面酸化層は、１６０４に示すようにチャネル上に形成されることがある。更に、Ａｌ偏析（segregation）アニール（及び／またはチャネル内に取り込まれる任意の適切な材料に対応するアニール）は、界面酸化層の形成に関連して実行されることがある。界面酸化層の形成及びアニールに続いて、半導体形成工程は、ｈｉｇｈ―ｋ堆積、及び／または任意の他の適切な動作によって続く。一例において、更にアニール、ゲート形成、及び／または任意の他の適切な動作が、ｈｉｇｈ―ｋ堆積に続いて生じる。他の例において、一つまたはそれ以上の追加層（例えば、図６で示されるようなＡｌ／ＡｌＯｘ層、または他の適切な層、図１０に示されるようなＬａ／ＬａＯｘまたは他の適切な層等）が望まれる場合、追加層の形成は、先行技術で一般的に知られているような種々の技術に従って、ｈｉｇｈ―ｋ堆積の前、及び／または後に実行されることがある。
【００４４】
他の実施形態に従って、半導体装置の少なくとも部分的な形成を実施するための方法例は、図１７のフロー・ダイアグラム１７００によって図示される。フロー・ダイアグラム１７００に図示するように、半導体装置製造方法例は、１７０２においてチャネル生成、その後に１７０４においてチャネル表面にイオン注入を含む。１７０６でチャネルへの界面酸化層の形成、及び１７０８において偏析アニールが続いて生じる。界面酸化層形成及びアニールに続いて、１７１０において、ｈｉｇｈ―ｋ堆積が実行されることがある。
【００４５】
更なる実施形態に従って、Ｓｉ酸化物、または窒素のスクリーン層は、１７０４でのイオン注入に先立って、１７０３で形成されることがある。例えば、重いイオン注入ケース（例えばＧｅ、Ｌａ等）の場合のような、イオン注入工程の間、チャネル内の物理的ダメージを減らすために、１７０３でスクリーン層形成が実行されることがある。一例において、膜厚が、おおよそ１ｎｍ及びおおよそ３０ｎｍの間であるスクリーンＳｉ酸化物、または窒素は、浅い深さプロファイル、及びチャネル・ダメージの抑制の両方を実現するために利用されることがある。
【００４６】
追加の実施形態に従って、再結晶アニールは、チャネルの結晶性を改善するために、１７０４でのイオン注入、及び１７０６でのＩＬ形成の間の１７０５で実行されることがある。１７０５での再結晶アニールについて利用されることができる技術は、限定されない、ファーニス・アニール（furnace anneal）、スパイク・アニール（spike anneal）、ＲＴＡ（rapid thermal anneal）、及びミリ秒アニール（millisecond anneal）を含むことがある。限定されない例として、ＲＴＡまたはスパイク・アニールの場合、アニールについて用いられる温度範囲は、おおよそ７００℃、及び１３００℃の間である。そして、再結晶アニールの後のイオン注入層の上部に薄いエピタキシャルＳｉ、ＳｉＧｅ、ＳｉＣ、またはＳｉＧｅＣ層を加えることは、ホール／電子の移動度を改善するために効果的な方法である。膜厚が０．５ｎｍ〜５ｎｍの範囲の薄いエピタキシャル層は、大きなＶｔシフト、及び高キャリア移動度の両方を実現するために好ましい。
【００４７】
上述された事は、開示されたイノベーションの例を含んでいる。当然、開示されるイノベーションを説明するために、考えられる構成、または方法の組み合わせを全て記載することは不可能である。しかし、当業者は更に多くの組み合わせ、及び開示されたイノベーションの置換が可能であるということを認識することができる。従って、開示されたイノベーションは、添付された“特許請求の範囲”の範囲及びスピリットに含まれるそのような変更、変形、変化を採用することを目的としている。更に、用語、「含む」「有する」「備える」「具備する」「含有する」またはそれらの変形程度は、“発明を実施するための形態”または“特許請求の範囲”で用いられ、そのような用語は、用語“からなる”と同様のものとして包含される。用語“からなる”は、“特許請求の範囲”で転換語（transitional word）として用いられる際のものと解釈される。
【００４８】
任意の図、または所定の特徴についての数値範囲に関して、数値範囲を生成するために、一つの範囲からの図、またはパラメータは、同じ特性の異なる範囲からの他の図、またはパラメータと混合され得る。
【００４９】
動作例以外、または別に示唆された例において、明細書及び特許請求の範囲において用いられる構成要素、反応、状態等の両を言及する全ての数、値、及び／または式は、用語“約”によって、全ての例が変更されるということが理解される。
【００５０】
更に、明確な実施形態が上述された場合、これらの実施形態は、単なる例として表され、要求された主題の範囲に限定されることを示したものではないということが正しく理解されるだろう。実際には、本明細書に記載の新規の方法及び動作は、上述した記載のスピリットから離れないで実行され得る。添付された特許請求の範囲、及びそれらの相当物は、主題となるイノベーションの範囲及びスピリットに含まれる、そのような形式、または変形例をカバーするということを示す。
【００５１】
更に、上で提供された各方法が単純な目的のために、一連の動作として示され記載されている場合、そのような方法は動作の順序によって限定されず、ひとつまたはそれ以上の態様に従って、いくつかの動作は、異なる順序、及び／または本明細書に示され記載された一連の動作からの他の動作と同時に生じることができるということが正しく理解されるべきである。例えば、当業者は、例えば状態ダイアグラムにおいて、方法が代替的に相互関係のある状態、または出来事の連続として表されるということがわかり、正しく理解するだろう。更に、説明された動作の全てが、一つまたはそれ以上の態様に従って方法を実施するために要求され得るとは限らない。
【００５２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成される半導体領域、
前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、
前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、
前記チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び
前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層、
を有するＭＯＳ（metal-oxide-semiconductor）トランジスタと、
を備え、
前記少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的に前記ｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する半導体装置。
【請求項２】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項１の半導体装置。
【請求項３】
前記ＭＯＳトランジスタは、ｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタである請求項１の半導体装置。
【請求項４】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項３の半導体装置。
【請求項５】
前記ＭＯＳトランジスタは、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタである請求項１の半導体装置。
【請求項６】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌまたはＧｅを含んでいる請求項５の半導体装置。
【請求項７】
基板と、
前記基板上に形成される半導体領域、
前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、
前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、
前記チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、
前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層、及び
前記ｈｉｇｈ―ｋ絶縁層に隣接し、実質的に前記少なくとも一つの要素、または、前記少なくとも一つの要素の少なくとも一つの酸化物を含む追加層、
を有するＭＯＳ（metal-oxide-semiconductor）トランジスタと、
を備え、
前記少なくとも一つの要素のピーク濃度の少なくとも第１の深さは、実質的に前記ｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置し、
前記少なくとも一つの要素のピーク濃度の少なくとも第２の深さは、実質的に前記ｈｉｇｈ―ｋ絶縁層よりも上に位置する半導体装置。
【請求項８】
前記追加層は、の一つまたはそれ以上の前記ｈｉｇｈ―ｋ／界面酸化層接合面に対応する深さ、または実質的に前記ｈｉｇｈ―ｋ絶縁層よりも上に位置する深さに位置する請求項７の半導体装置。
【請求項９】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項７の半導体装置。
【請求項１０】
前記ＭＯＳトランジスタは、ｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタである請求項７の半導体装置。
【請求項１１】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項１０の半導体装置。
【請求項１２】
前記ＭＯＳトランジスタは、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタである請求項７の半導体装置。
【請求項１３】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、またはＧｅを含んでいる請求項１２の半導体装置。
【請求項１４】
基板にチャネル領域を形成することと、
前記チャネル領域上に界面酸化層を形成することと、
Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を、前記チャネル領域及び前記界面酸化層から構成される組から選択される一つまたはそれ以上の領域にドープすることと、
前記界面酸化層上にｈｉｇｈ―ｋ絶縁層を堆積することと
を備える半導体装置の製造方法。
【請求項１５】
前記ドープすることは、前記チャネル領域上に前記界面酸化層を形成することと、前記界面酸化層上に前記ｈｉｇｈ―ｋ絶縁層を堆積することとの間に、前記界面酸化層内に前記少なくとも一つの要素をドープすることを備える請求項１４の方法。
【請求項１６】
前記ドープすることは、前記少なくとも一つのピーク位置が、前記少なくとも一つの要素がドープされる前記一つまたはそれ以上の領域の表面から１Ａよりも大きくなるように、前記少なくとも一つの要素をドープすることを備える請求項１４の方法。
【請求項１７】
前記ドープすることは、イオン注入によって、前記少なくとも一つの要素をドープすることを備える請求項１４の方法。
【請求項１８】
前記イオン注入は、実質的に１０ｋｅＶよりも小さいエネルギー・レベルで実行される請求項１７の方法。
【請求項１９】
前記少なくとも一つの要素の前記ピーク濃度の深さは、前記界面酸化層内に位置する請求項１の半導体装置。
【請求項２０】
前記少なくとも一つの要素の前記ピーク濃度の深さは、前記界面酸化層内に位置する請求項７の半導体装置。
【請求項１】
基板と、
前記基板上に形成される半導体領域、
前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、
前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、
前記チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び
前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層、
を有するＭＯＳ（metal-oxide-semiconductor）トランジスタと、
を備え、
前記少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的に前記ｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する半導体装置。
【請求項２】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項１の半導体装置。
【請求項３】
前記ＭＯＳトランジスタは、ｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタである請求項１の半導体装置。
【請求項４】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項３の半導体装置。
【請求項５】
前記ＭＯＳトランジスタは、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタである請求項１の半導体装置。
【請求項６】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌまたはＧｅを含んでいる請求項５の半導体装置。
【請求項７】
基板と、
前記基板上に形成される半導体領域、
前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、
前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、
前記チャネル領域上に形成され、１×１０１９ａｔｏｍｓ／ｃｍ２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、
前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層、及び
前記ｈｉｇｈ―ｋ絶縁層に隣接し、実質的に前記少なくとも一つの要素、または、前記少なくとも一つの要素の少なくとも一つの酸化物を含む追加層、
を有するＭＯＳ（metal-oxide-semiconductor）トランジスタと、
を備え、
前記少なくとも一つの要素のピーク濃度の少なくとも第１の深さは、実質的に前記ｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置し、
前記少なくとも一つの要素のピーク濃度の少なくとも第２の深さは、実質的に前記ｈｉｇｈ―ｋ絶縁層よりも上に位置する半導体装置。
【請求項８】
前記追加層は、の一つまたはそれ以上の前記ｈｉｇｈ―ｋ／界面酸化層接合面に対応する深さ、または実質的に前記ｈｉｇｈ―ｋ絶縁層よりも上に位置する深さに位置する請求項７の半導体装置。
【請求項９】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項７の半導体装置。
【請求項１０】
前記ＭＯＳトランジスタは、ｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタである請求項７の半導体装置。
【請求項１１】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、Ｇｅ、Ｌａ、Ｙ、Ｍｇ、Ｌｕ、Ｇｄ、Ｂａ、またはＴｉを含んでいる請求項１０の半導体装置。
【請求項１２】
前記ＭＯＳトランジスタは、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタである請求項７の半導体装置。
【請求項１３】
前記少なくとも一つの要素は、一つまたはそれ以上のＡｌ、またはＧｅを含んでいる請求項１２の半導体装置。
【請求項１４】
基板にチャネル領域を形成することと、
前記チャネル領域上に界面酸化層を形成することと、
Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を、前記チャネル領域及び前記界面酸化層から構成される組から選択される一つまたはそれ以上の領域にドープすることと、
前記界面酸化層上にｈｉｇｈ―ｋ絶縁層を堆積することと
を備える半導体装置の製造方法。
【請求項１５】
前記ドープすることは、前記チャネル領域上に前記界面酸化層を形成することと、前記界面酸化層上に前記ｈｉｇｈ―ｋ絶縁層を堆積することとの間に、前記界面酸化層内に前記少なくとも一つの要素をドープすることを備える請求項１４の方法。
【請求項１６】
前記ドープすることは、前記少なくとも一つのピーク位置が、前記少なくとも一つの要素がドープされる前記一つまたはそれ以上の領域の表面から１Ａよりも大きくなるように、前記少なくとも一つの要素をドープすることを備える請求項１４の方法。
【請求項１７】
前記ドープすることは、イオン注入によって、前記少なくとも一つの要素をドープすることを備える請求項１４の方法。
【請求項１８】
前記イオン注入は、実質的に１０ｋｅＶよりも小さいエネルギー・レベルで実行される請求項１７の方法。
【請求項１９】
前記少なくとも一つの要素の前記ピーク濃度の深さは、前記界面酸化層内に位置する請求項１の半導体装置。
【請求項２０】
前記少なくとも一つの要素の前記ピーク濃度の深さは、前記界面酸化層内に位置する請求項７の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−６４９４２（Ｐ２０１２−６４９４２Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１１−２０００１４（Ｐ２０１１−２０００１４）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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