半導体装置及びその製造方法
【課題】生産性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、シリコン基板１０１と、同一のシリコン基板１０１上に設けられたＮ型トランジスタ２００およびＰ型トランジスタ２０２と、を備え、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたＴｉＮ膜１１０と、を有しており、Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９ａを有しており、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、Ｎ型トランジスタ２００と同じ仕事関数調整用元素を含有するＬａ添加ＳｉＯ２膜１０９ｂを有する。
【解決手段】半導体装置１００は、シリコン基板１０１と、同一のシリコン基板１０１上に設けられたＮ型トランジスタ２００およびＰ型トランジスタ２０２と、を備え、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたＴｉＮ膜１１０と、を有しており、Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９ａを有しており、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、Ｎ型トランジスタ２００と同じ仕事関数調整用元素を含有するＬａ添加ＳｉＯ２膜１０９ｂを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、ポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避することで駆動電流の劣化を防ぐ技術が検討されている。メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。
【０００３】
例えば、高性能ＣＭＯＳトランジスタではＶｔｈを±０．１Ｖ程度とする必要があるため、Ｎ型ＭＯＳＦＥＴでは実効的な仕事関数（ＥＷＦ）がＮ型ｐｏｌｙ−Ｓｉの仕事関数（４．０ｅＶ）程度の材料を、Ｐ型ＭＯＳＦＥＴではＮ型ｐｏｌｙ−Ｓｉの仕事関数（５．２ｅＶ）程度の材料をゲート電極に用いる必要がある。
【０００４】
現在、メタルゲート電極の候補材料として、熱的安定性やゲート加工容易性の観点から、窒化チタン（ＴｉＮ）が広く検討されている。ＴｉＮは、Ｈｉｇｈ−ｋゲート絶縁膜上でＳｉバンドギャップのミッドギャップ付近のＥＷＦを持つことが知られており、この技術だけでは高性能ＣＭＯＳトランジスタで必要とされる低Ｖｔｈを実現することは出来ない。
【０００５】
非特許文献１には、Ｐ型ＭＯＳＦＥＴでは、ＴｉＮ電極とＨｉｇｈ−ｋゲート絶縁膜との界面にアルミ酸化膜（キャップ膜）を導入することにより、フラットバンド電圧（ＶＦＢ）を正バイアス側にシフトさせて、ＥＷＦを増大させ、Ｖｔｈを低減させる技術が記載されている。
【０００６】
また、特許文献１には、半導体基板上に形成された金属層と半導体基板との間にＨｆもしくはＺｒを主成分とする酸化膜を形成して、半導体基板の界面に形成されるショットキーバリアハイトを制御する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２３９０８０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｋｕｎｉｈｉｋｏ Ｉｗａｍｏｔｏ ｅｔ． ａｌ、 ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ９２ 、 １３２９０７、 ２００８ 'Ｅｘｐｅｒｉｍｅｎｔａｌ ｅｖｉｄｅｎｃｅ ｆｏｒ ｔｈｅ ｆｌａｔｂａｎｄ ｖｏｌｔａｇｅ ｓｈｉｆｔ ｏｆ ｈｉｇｈ−ｋ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ｄｕｅ ｔｏ ｔｈｅ ｄｉｐｏｌｅ ｆｏｒｍａｔｉｏｎ ａｔ ｔｈｅ ｈｉｇｈ−ｋ／ＳｉＯ２ ｉｎｔｅｒｆａｃｅ'
【発明の概要】
【発明が解決しようとする課題】
【０００９】
非特許文献１には、Ｐ型ＭＯＳＦＥＴにおいて、ゲート電極とゲート絶縁膜との界面にキャップ膜（アルミ酸化膜）を導入することにより、Ｖｔｈを低減できることが記載されている。このような技術思想を利用して、同一の基板上のＮＭＯＳ領域とＰＭＯＳ領域とでＶｔｈを作り分けるには、ＮＭＯＳ領域ではランタン酸化膜（キャップ膜）を選択的に導入し、且つＰＭＯＳ領域ではアルミ酸化膜（キャップ膜）を選択的に導入することが必要となる。すなわち、両領域の仕事関数調整用元素種を合わせて２種以上用いる必要がでてくる。しかしながら、このような製造プロセスは煩雑化するため、生産性が低下することがあり得る。
【００１０】
また、非特許文献１に記載のＰ型ＭＯＳＦＥＴにおいては、ＴｉＮ電極とＨｉｇｈ−ｋゲート絶縁膜との間に、通常ＰＭＯＳで用いられる仕事関数調整用元素Ａｌの酸化膜を導入することにより、実効仕事関数は増加しているものの、その増加量には改善の余地があった。
【００１１】
また、特許文献１に記載の技術は、半導体基板の界面に形成されるショットキーバリアハイトを制御するには有効であるが、当該ショットキーバリアとＨｉｇｈ−ｋゲート絶縁膜上のゲート電極の実効仕事関数とでは決定機構がまったく異なる。つまり、ショットキーバリアハイトを制御する技術を、実効仕事関数を制御する技術に適用することは困難である。
【課題を解決するための手段】
【００１２】
本発明者らが検討した結果、ＮＭＯＳ領域とＰＭＯＳ領域とで同種の仕事関数調整用元素を用い、かつ、仕事関数調整用元素含有膜の積層順番を適切に制御することにより、ＮＭＯＳ領域とＰＭＯＳ領域とでＶｔｈが作り分けられることが判明した。
検討の結果、以下の構成のものが好適であることを見出した。
【００１３】
すなわち、本発明によれば、
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｎチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｎチャネル型ＭＩＳトランジスタと同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置が提供される。
【００１４】
また、本発明によれば、
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｎチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｐチャネル型ＭＩＳトランジスタと同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置が提供される。
【００１５】
また、本発明によれば、
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｎチャネル領域上に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｐチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｎチャネル領域と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法が提供される。
【００１６】
また、本発明によれば、
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｐチャネル領域上に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｎチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｐチャネル領域と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法が提供される。
【００１７】
以上によれば、Ｎチャネル領域とＰチャネル領域とで同種の仕事関数調整用元素が用いられる。すなわち、第１に、通常ｎチャネル型ＭＩＳトランジスタに用いられる第１仕事関数調整用元素がＰチャネル領域で用いられる。第２に、通常Ｐチャネル型ＭＩＳトランジスタに用いられる第２仕事関数調整用元素がＮチャネル領域で用いられる。このため、Ｎチャネル領域とＰチャネル領域とで異なる仕事関数調整用元素を用いる場合と比較して、製造プロセスが簡略になり、生産性が向上することになる。
【００１８】
また、さらに検討した結果、ｐチャネル型ＭＩＳトランジスタにおいて、高誘電率ゲート絶縁膜とゲート電極の間に、通常ｎチャネル型ＭＩＳトランジスタに用いられる仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成することにより、Ａｌ等の従来のＰＭＯＳ用仕事関数調整用元素と比較して、実効仕事関数を増加させることができ、低Ｖｔｈのｐチャネル型ＭＩＳトランジスタが得られることが判明した。
検討の結果、以下の構成のものが好適であることを見出した。
【００１９】
すなわち、本発明によれば、
基板と、
前記基板上に設けられたＰチャネル型ＭＩＳトランジスタ、を備え、
前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極との間に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置が提供される。
【発明の効果】
【００２０】
本発明によれば、生産性に優れた半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図９】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】本発明の第２の実施の形態における半導体装置を示す断面図である。
【図１８】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１９】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２０】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２１】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２２】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２３】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２４】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２５】本発明の第３の実施の形態における半導体装置を示す断面図である。
【図２６】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２７】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２８】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２９】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３０】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３１】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３２】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３３】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３４】本発明の第４の実施の形態における半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
＜第１の実施の形態＞
まず、第１の実施の形態の半導体装置について説明する。
図８は、第１の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
本実施の形態の半導体装置１００は、基板（シリコン基板１０１）と、同一のシリコン基板１０１上に設けられたＮチャネル型ＭＩＳトランジスタ（Ｎ型トランジスタ２００）およびＰチャネル型ＭＩＳトランジスタ（Ｐ型トランジスタ２０２）と、を備える。Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたゲート電極（ＴｉＮ膜１１０）と、を共通して有している。Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ａ）を有している。一方、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）の間に、Ｎ型トランジスタ２００と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）を有する。つまり、本実施の形態の半導体装置１００において、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）との間に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）を有する。本実施の形態においては、Ｐチャネル領域１０４とＮチャネル領域１０５とには、同種かつ１個の第１仕事関数調整用元素が使用されている。
【００２４】
半導体装置１００は、シリコン基板１０１と、シリコン基板１０１表面に形成された素子分離領域１０２と、素子分離領域１０２により分離されたＰ型チャネル領域１０４およびＮ型チャネル領域１０５と、シリコン基板１０１のＰ型チャネル領域１０４上およびＮ型チャネル領域１０５上にそれぞれ形成されたＰ型トランジスタ２０２（ＭＩＳＦＥＴ）およびＮ型トランジスタ２００（ＭＩＳＦＥＴ）とを含む。
【００２５】
Ｐ型トランジスタ２０２は、シリコン基板１０１上に形成されたＨｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたＬａ添加ＳｉＯ２膜１０９ｂと、Ｌａ添加ＳｉＯ２膜１０９ｂ上に形成されたメタルゲート電極であるＴｉＮ膜１１０と、を有する。Ｐ型トランジスタ２０２は、さらに、ＴｉＮ膜１１０上に形成されたＳｉ膜１１１と、Ｓｉ膜１１１上に形成されたシリサイド層１２０と、ゲート電極の側方に形成されたオフセットスペーサ１１８およびサイドウォールスペーサ１１９と、シリコン基板１０１表面に形成されたＰ型ソースドレイン拡散層１１３、Ｐ型エクステンション拡散層１１５、およびＰ型ソースドレイン拡散層１１３表面に形成されたシリサイド膜１２０とを含む。
【００２６】
Ｎ型トランジスタ２００は、シリコン基板１０１上に形成されたＬａ添加ＳｉＯ２膜１０９ａと、Ｌａ添加ＳｉＯ２膜１０９ａ上に形成された高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたメタルゲート電極であるＴｉＮ膜１１０と、を有する。Ｎ型トランジスタ２００は、さらに、ＴｉＮ膜１１０上に形成されたＳｉ膜１１１と、Ｓｉ膜１１１上に形成されたシリサイド層１２０と、ゲート電極の側方に形成されたオフセットスペーサ１１８およびサイドウォールスペーサ１１９と、シリコン基板１０１表面に形成されたＮ型ソースドレイン拡散層１１４、Ｎ型エクステンション拡散層１１６、およびＮ型ソースドレイン拡散層１１４表面に形成されたシリサイド膜１２０とを含む。
【００２７】
本実施の形態において、高誘電率ゲート絶縁膜１０８は、ＨｆＳｉＯＮまたはＨｆＯＮにより構成することができる。オフセットスペーサ１１８およびサイドウォールスペーサ１１９は、それぞれシリコン酸化膜およびシリコン窒化膜により構成される。
【００２８】
また、Ｎ型トランジスタ２００のシリコン基板１０１と高誘電率ゲート絶縁膜１０８との間には、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）が設けられている。仕事関数調整用元素としては、Ｌａ、Ｙ、およびＭｇのいずれかとすることができる。これらの仕事関数調整用元素は、通常、Ｎ型トランジスタ２００の実効仕事関数を低減する。本実施の形態では、Ｌａを用いている。
【００２９】
一方、Ｐ型トランジスタ２０２の高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間には、Ｎ型トランジスタ２００の仕事関数調整用元素と同一種類の仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）が設けられている。本実施の形態において、仕事関数調整用元素としては、Ｌａ、Ｙ、およびＭｇのいずれかとすることができる。本実施の形態では、Ｌａを用いている。
【００３０】
ここで、本発明者が検討した結果、仕事関数調整用元素の導入位置や存在状態を適宜選択することにより、Ｎ型トランジスタ２００用の仕事関数調整用元素を用いて、通常Ｐ型トランジスタ２０２に用いるＡｌと比較して、Ｐ型トランジスタ２０２の実効仕事関数の変調幅を増大させることができることが判明した。すなわち、Ｎ型トランジスタ２００用の仕事関数調整用元素を、Ｐ型トランジスタ２０２の高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０との間に導入すること、かつシリコン酸化膜やシリコン酸窒化膜に元素単体として導入することにより、本実施の形態において、Ｐ型トランジスタ２０２の実効仕事関数の変調幅を、従来のＡｌによる実効仕事関数増加量に比べて増大させることができる。
【００３１】
次に、第１の実施の形態の製造方法について説明する。
図１〜図７は第１の実施形態の半導体装置の製造方法を説明するための断面図であり、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
本実施の形態の半導体装置の製造方法は、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）上のうち、Ｎチャネル領域１０５上に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ａ）、Ｈｆを含む高誘電率ゲート絶縁膜１０８、及びゲート電極（ＴｉＮ膜１１０）を形成するとともに、基板上のうち、Ｐチャネル領域１０４上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８、Ｎチャネル領域と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）、及びゲート電極（ＴｉＮ膜１１０）を形成する工程を含む、すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｎチャネル領域１０５上に第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８を形成する。次いで、Ｐチャネル領域１０４上の高誘電率ゲート絶縁膜１０８上に、Ｎチャネル領域１０５と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、それぞれゲート電極（ＴｉＮ膜１１０）を形成する。また、半導体装置の製造方法は、Ｐチャネル領域１０４上の高誘電率ゲート絶縁膜１０８上に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む仕事関数調整用元素を含有する膜およびシリコン酸化膜またはシリコン酸窒化膜を形成する工程を含む。
【００３２】
まず、図１に示すように、周知の方法により、シリコン基板１０１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１０２を形成する。続いて、素子分離領域１０２の間に形成される素子領域のシリコン基板１０１の表面に犠牲酸化膜１０３を成長させる。
【００３３】
続いて、Ｎチャネル領域１０５に対してはボロンを注入し、Ｐチャネル領域１０４に対してはリンまたはヒ素をイオン注入する。このイオン注入により、犠牲酸化膜１０３を介してシリコン基板１０１の表面近傍にイオンが注入される。続いて、例えばＮＨ４Ｆ水溶液または希フッ酸を用いて、犠牲酸化膜１０３を除去する。
【００３４】
続いて、図２に示すように、Ｎチャネル領域１０５上に選択的に、シリコン酸化膜（ケミカルＳｉＯ２膜）またはシリコン酸窒化膜（ＳｉＯＮ膜）を形成する。本実施の形態では、シリコン酸化膜である。シリコン酸化膜は、熱酸化により形成することができる。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、このシリコン酸化膜上に、ＮＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ｌａ２Ｏ３（ランタン酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｎチャネル領域１０５のシリコン基板１０１上に、Ｌａ添加ＳｉＯ２膜１０９ａを形成する。この後、余剰のＬａ２Ｏ３を除去する。
【００３５】
ここで、本実施の形態ではシリコン酸化膜に代えて、シリコン酸窒化膜を用いてもよい。シリコン酸窒化膜は、たとえば、ケミカルＳｉＯ２膜を形成する工程と、当該ケミカルＳｉＯ２膜を窒化（たとえばプラズマ窒化）する工程と、窒化したケミカルＳｉＯ２膜を酸化（たとえば酸素アニール酸化）する工程と、により形成することができる。これにより、Ｎチャネル領域１０５のシリコン基板１０１上に、Ｌａ添加シリコン酸窒化膜を形成できる。
【００３６】
続いて、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン基板１０１の全面に、不図示のＨｆＳｉＯ膜（ハフニウム珪酸化膜）を全面に形成する。引き続き、該ＨｆＳｉＯ膜に対して、窒素雰囲気中でプラズマ処理を行った後、熱処理を行う。これにより、図３に示すように、ＨｆＳｉＯ膜を、（ＨｆＳｉＯＮ膜；ハフニウム珪酸窒化膜）１０８に改質して、高誘電率ゲート絶縁膜１０８を構成する。
【００３７】
ここで、高誘電率ゲート絶縁膜１０８上に不図示のレジストパターンを形成して、Ｐチャネル領域１０４側の高誘電率ゲート絶縁膜１０８に窒素プラズマ照射もしくは窒素イオン注入などによって窒素添加を行ってもよい。これにより、Ｐチャネル領域１０４側の高誘電率ゲート絶縁膜１０８の窒素濃度を、Ｎチャネル領域１０５と比較して高くすることができる。その後、レジストを剥離する。本実施の形態において、濃度は、原子濃度とすることができる。
【００３８】
続いて、図４に示すように、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、選択的に、シリコン酸化膜またはシリコン酸窒化膜を形成する。本実施の形態では、シリコン酸化膜を用いる。引き続き、ＣＶＤ法またはＰＶＤ法を用いて、このシリコン酸化膜上に、ＮＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ｌａ２Ｏ３（ランタン酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、Ｌａ添加ＳｉＯ２膜１０９ｂを形成する。この後、余剰のＬａ２Ｏ３を除去する。このとき、Ｌａ添加ＳｉＯ２膜１０９ｂの膜厚としては、特に限定されないが、例えば１ｎｍとすることができる。また、Ｎチャネル領域１０５側と同様にして、シリコン酸化膜に代えて、シリコン酸窒化膜を用いることにより、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、Ｌａ添加ＳｉＯＮ膜を形成することができる。
【００３９】
続いて、図５に示すように、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上およびＰチャネル領域１０４のＬａ添加ＳｉＯ２膜１０９ｂ上に、ＴｉＮ膜１１０を形成する。ＴｉＮ膜１１０は、たとえばＴｉＮターゲットを用いた反応性スパッタ法、Ｔｉターゲットを用いたスパッタリング時に窒素を導入してＴｉＮを形成する反応性スパッタ法、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。
【００４０】
続いて、図６に示すように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図７のように、ハードマスク（図示せず）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工する。さらに、その下層のＬａ添加ＳｉＯ２膜１０９ａ、Ｌａ添加ＳｉＯ２膜１０９ｂ、高誘電率ゲート絶縁膜１０８をゲート形状にエッチングする
【００４１】
続いて、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、オフセットスペーサ（不図示）を形成する。オフセットスペーサは、たとえばシリコン酸化膜またはシリコン酸窒化膜により構成することができる。さらに、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、サイドウォールスペーサを形成する、サイドウォールスペーサは、シリコン酸窒化膜またはシリコン酸化膜により構成することができる。
【００４２】
続いて、Ｎチャネル領域１０５を覆うレジスト（不図示）をマスクとして、Ｐチャネル領域１０４にＢをイオン注入してＰ型ソースドレイン拡散層１１３を形成し、レジストを除去する。同様に、Ｐチャネル領域１０４を覆うレジスト（不図示）をマスクとして、Ｎチャネル領域１０５にＰまたはＡｓをイオン注入してＮ型ソースドレイン拡散層１１４を形成し、レジストを除去する。その後、熱処理を行う。
【００４３】
次いで、図示しないサイドウォールスペーサを除去し、その後、レジスト（不図示）をマスクに用いてＢをＰチャネル領域１０４にイオン注入し、Ｐ型エクステンション拡散層１１５を形成し、レジストを除去する。同様に、レジスト（不図示）をマスクに用いてＰまたはＡｓをＮチャネル領域１０５にイオン注入し、Ｎ型エクステンション拡散層１１６を形成する。この後、熱処理を行う。
【００４４】
なお、Ｌａ添加ＳｉＯ２膜１０９ｂ等の第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成するための熱処理は、ランタン酸化膜（第１仕事関数調整用元素を含有する金属膜）の形成後に行われる熱処理であれば、とくにタイミングは限定されるものではない。また、Ｌａ添加ＳｉＯ２膜１０９ｂを形成することを目的とする最適化された熱処理を別途付加することもできる。
【００４５】
ＣＶＤ法およびＲＩＥ法を用いて、オフセットスペーサ１１８（ＳｉＯ２膜）とサイドウォールスペーサ１１９（シリコン酸窒化膜）からなる２層のサイドウォールスペーサを形成する。周知のサリサイドプロセスにより、Ｐ型ソースドレイン拡散層１１３、Ｎ型ソースドレイン拡散層１１４およびＳｉ膜１１１の表面にシリサイド膜１２０を自己整合的に形成する。これにより、図８に示す、本実施の形態の半導体装置１００が得られる。その結果、図８のように、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２において、シリサイド／Ｓｉ／メタルゲート／の積層構造を有するゲート電極が形成される。
【００４６】
この後は、従来のトランジスタで用いられているように、層間絶縁膜の形成、コンタクトホールの開口および埋め込み、配線形成等を行うことによって、ＣＭＯＳＦＥＴを備えた半導体集積回路を形成することができる。
【００４７】
次に、第１の実施の形態の作用効果について説明する。
本実施の形態では、Ｐ型トランジスタ２０２のＨｆＳｉＯＮ（高誘電率ゲート絶縁膜１０８）とＴｉＮ電極（ＴｉＮ膜１１０）との間に、Ｌａ添加ＳｉＯ２膜１０９ｂが形成されている。このＬａは、Ｎ型トランジスタ２００に使用されているものと同じ種類の仕事関数調整用元素である。これにより、Ｐ型トランジスタ２０２のＴｉＮ電極とＨｆＳｉＯＮとの界面にＴｉＮ電極の実効仕事関数を増加させる界面双極子を形成することが出来る。Ｌａによる実効仕事関数変調幅（約０．６ｅＶ）は、従来のＰＭＯＳ用仕事関数調整用元素Ａｌによる実効仕事関数増加量（約０．２ｅＶ）に比べて大きい。したがって、本実施の形態では、従来技術と比較して、低ＶｔｈのＰ型トランジスタ２０２を得ることができる。
【００４８】
また、本実施の形態では、Ｌａなどの仕事関数調整用元素を添加したシリコン酸化膜またはシリコン酸窒化膜の挿入位置を、Ｐ型トランジスタ２０２とＮ型トランジスタ２００とで変更することにより、同一種類の仕事関数調整用元素を用いて、Ｐ型トランジスタ２０２の実効仕事関数を増大させつつ、Ｎ型トランジスタ２００の実効仕事関数を低減させることができる。つまり、Ｌａ添加ＳｉＯ２膜を、Ｐ型トランジスタ２０２ではＴｉＮ膜１１０（ゲート電極）と高誘電率ゲート絶縁膜１０８との界面に、Ｎ型トランジスタ２００では高誘電率ゲート絶縁膜１０８と基板（シリコン基板１０１）との界面に、挿入することにより、Ｎ／ＰＭＯＳ領域でＶｔｈの作りわけを行うことが出来る。したがって、本実施の形態によれば、一種類の仕事関数調整用元素の挿入位置により、Ｐ型トランジスタ２０２とＮ型トランジスタ２００を作り分けることができるので、工程の簡略化および低コスト化を実現することができる。
【００４９】
また、本実施の形態においては、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８に、ゲート絶縁膜にＬａなどの仕事関数調整用元素の拡散抑制元素である窒素などが含まれている。この高誘電率ゲート絶縁膜１０８により、その上に形成されたＬａ添加ＳｉＯ２膜１０９ｂからＬａが熱処理により、高誘電率ゲート絶縁膜１０８と半導体基板（シリコン基板１０１）との界面に拡散することが抑制される。これにより、高誘電率ゲート絶縁膜１０８と半導体基板（シリコン基板１０１）界面に、ＴｉＮ電極（ＴｉＮ膜１１０）の実効仕事関数を減少させる電気双極子が形成されることが抑制される。したがって、低ＶｔｈのＰ型トランジスタ２０２が得られる。
【００５０】
また、Ｐ型トランジスタ２０２の仕事関数調整用元素はＬａに限らず、Ｙ、Ｍｇのいずれかもしくはその組み合わせであっても、Ｌａと同様の効果を得ることが出来る。
【００５１】
また、これまでに、Ｎ型ＭＯＳＦＥＴでは、ＴｉＮ電極とＨｉｇｈ−ｋゲート絶縁膜との界面にランタン酸化膜（キャップ膜）を選択的に導入することにより、フラットバンド電圧（ＶＦＢ）を負バイアス側にシフトさせ、ＥＷＦを低減させ、Ｖｔｈを低減させる技術が提案されている。また、ランタン酸化膜の膜厚の増加に伴い、ＶＦＢの負バイアス側へのシフト量が増加して、ＥＷＦをＳｉ伝導帯端近傍付近まで低減させ、所望のＶｔｈを得ることが出来ることが知られている。
【００５２】
これに対して、本実施の形態のＰ型トランジスタ２０２においては、ＨｆＳｉＯＮ（高誘電率ゲート絶縁膜１０８）とＴｉＮ膜１１０との間に、Ｎ型トランジスタ２００に使用されているものと同じ種類の仕事関数調整用元素が拡散しているＬａ添加ＳｉＯ２膜１０９ｂが形成されている。これにより、Ｐ型トランジスタ２０２のＴｉＮ電極とＨｆＳｉＯＮとの界面にＴｉＮ電極の実効仕事関数を増加させる界面双極子を形成することが出来る。したがって、従来技術と比較して、低ＶｔｈのＰ型トランジスタ２０２を得ることができる。
【００５３】
＜第２の実施の形態＞
次に、第２の実施の形態の半導体装置について説明する。
図１７は、第１の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
第２の実施の形態の半導体装置３００は、Ｐ型トランジスタ２０２およびＮ型トランジスタ２００を備える。このＰ型トランジスタ２０２は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８'と、高誘電率ゲート絶縁膜１０８'上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらの高誘電率ゲート絶縁膜１０８'とＴｉＮ膜１１０との間には、Ｌａ添加ＳｉＯ２膜１０９''およびＳｉＯ２膜１６０'が形成されている。
【００５４】
一方、Ｎ型トランジスタ２００は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらのシリコン基板１０１上のシリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９'が形成されている。
【００５５】
次に、第２の実施の形態の半導体装置の製造方法について説明する。
図９〜図１６は、第２の実施形態の半導体装置を説明するための断面図である。
第２の実施の形態の半導体装置３００は、仕事関数調整用元素の拡散工程が、Ｐチャネル領域１０４およびＮチャネル領域１０５で同時である点以外は、第１の実施の形態と同様である。つまり、第２の実施の形態の半導体装置３００の製造方法は、次の工程を含む。すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、シリコン酸化膜１０７またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、高誘電率ゲート絶縁膜１０８を形成する。次いで、レジストマスク１３０のパターンを用いて、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８に選択的に、仕事関数調整用元素の拡散を抑制する元素を選択的に導入する。次いで、Ｎチャネル領域１０５およびＰチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、仕事関数調整用元素を含有する膜（ランタン酸化膜１５０）を形成するとともに、Ｐチャネル領域１０４のランタン酸化膜１５０上にシリコン酸化膜（ＳｉＯ２膜１６０）またはシリコン酸窒化膜を形成する。次いで、熱処理を行う。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上ゲート電極（ＴｉＮ膜１１０）を形成する。また、本実施の形態により得られた半導体装置３００においては、Ｎチャネル領域１０５において、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９'）が形成されており、かつＰチャネル領域１０４において、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９''）が形成されている。
【００５６】
まず、図１に示す工程により、Ｐチャネル領域１０４およびＮチャネル領域１０５を形成する。この後、図９に示すように、Ｐチャネル領域１０４およびＮチャネル領域１０５のシリコン基板１０１上に、シリコン酸化膜１０７（ケミカルＳｉＯ２膜）を形成する。シリコン酸化膜１０７は、上述の形成方法と同様にする。また、シリコン酸化膜１０７に代えて、シリコン酸窒化膜を用いてもよい。
【００５７】
続いて、ＭＯＣＶＤ法を用いて、不図示のＨｆＳｉＯ膜（ハフニウム珪酸化膜）をシリコン酸化膜１０７の全面に形成する。このＨｆＳｉＯ膜に対して、窒素雰囲気中でプラズマ処理した後に熱処理を行う。これにより、ＨｆＳｉＯ膜を改質して、高誘電率ゲート絶縁膜１０８（ＨｆＳｉＯＮ膜）を構成する（図１０）。
【００５８】
続いて、図１１のように、Ｐチャネル領域１０４を露出するレジストマスク１３０のパターンを形成する。次いで、このＮチャネル領域１０５を覆うレジストマスク１３０をマスクとして、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８に対して、窒素プラズマ１４０照射もしくは窒素イオン注入等を行うことにより、窒素が添加した高誘電率ゲート絶縁膜１０８'に改質する。このようにして、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８'は、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８の窒素濃度より高くできる。その後、レジスト１３０を剥離する。
【００５９】
続いて、図１２に示すように、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上およびＰチャネル領域１０４の高誘電率ゲート絶縁膜１０８'上の全面に、ランタン酸化膜１５０（仕事関数調整用元素含有金属酸化膜）を堆積する。つまり、同一工程で、ランタン酸化膜１５０をＰチャネル領域１０４およびＮチャネル領域１０５に形成する。ランタン酸化膜１５０は、例えばＰＶＤ法で形成する。このランタン酸化膜１５０の膜厚は、例えば１ｎｍ以下とする。
【００６０】
続いて、図１３のように、Ｐチャネル領域１０４のランタン酸化膜１５０上のみ選択的に、ＳｉＯ２膜１６０を形成する。ＳｉＯ２膜１６０はＰＶＤ法またはＣＶＤ法を用いて形成する。また、ＳｉＯ２膜１６０の膜厚は１ｎｍ以下とする。ここで、ＳｉＯ２膜１６０に代えて、ＳｉＯＮ膜を用いてもよい。
【００６１】
続いて、図１４に示すように、Ｐチャネル領域１０４のＳｉＯ２膜１６０上および、Ｎチャネル領域１０５のランタン酸化膜１５０上に、ＴｉＮ膜１１０を形成する。ＴｉＮ膜１１０は、たとえばＴｉＮターゲットを用いた反応性スパッタ法、Ｔｉターゲットを用いたスパッタリング時に窒素を導入してＴｉＮを形成する反応性スパッタ法、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。
【００６２】
続いて、図１５のように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図１６のように、ハードマスク（図示しない）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ加工する。さらに、その下層のランタン酸化膜１５０、高誘電率ゲート絶縁膜１０８、１０８'およびシリコン酸化膜１０７、ＳｉＯ２膜１６０をエッチングする。
【００６３】
この後、図８と同様な工程により、図１７のようなＣＭＯＳＦＥＴが得られる。
ここで、第２の実施の形態の製造工程において、Ｐｏｌｙ−Ｓｉ及び拡散層１１５、１１６の形成時の熱処理により、Ｎチャネル領域１０５のランタン酸化膜１５０を構成するＬａは、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に拡散する。そして、最終的な構造としては、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９'（またはＬａ添加ＳｉＯＮ膜）が形成されることになる。
【００６４】
一方、Ｐチャネル領域１０４においては、同様の熱処理により、Ｐチャネル領域１０４のランタン酸化膜１５０を構成するＬａは、高誘電率ゲート絶縁膜１０８'表面に形成されたＳｉＯ２膜１６０（またはＳｉＯＮ膜）の一部（下層）と反応して、Ｌａ添加ＳｉＯ２膜１０９''（またはＬａ添加ＳｉＯＮ膜）が形成される。また、高誘電率ゲート絶縁膜１０８'は窒素濃度が高いため、上記Ｌａは高誘電率ゲート絶縁膜１０８'中へ拡散することが抑制される。これにより、Ｌａは、高誘電率ゲート絶縁膜１０８'中に拡散せず、高誘電率ゲート絶縁膜１０８'上に残る。また、ランタン酸化膜１５０と反応しなかったＳｉＯ２膜１６０（ＳｉＯＮ膜）残りの一部（上層）はＳｉＯ２膜１６０'（またはＳｉＯＮ膜）として残る。
【００６５】
第２の実施の形態のＣＭＯＳＦＥＴにおいては、Ｐチャネル領域１０４側ではＴｉＮ電極（ＴｉＮ膜１１０）と高誘電率ゲート絶縁膜１０８'との間のみに、Ｌａ添加ＳｉＯ２膜１０９''（Ｌａ添加ＳｉＯＮ膜）が存在し、かつ高誘電率ゲート絶縁膜１０８'とシリコン基板１０１との間には、Ｌａ添加ＳｉＯ２膜１０９''（Ｌａ添加ＳｉＯＮ膜）が存在しない。一方、Ｎチャネル領域１０５側では高誘電率ゲート絶縁膜１０８とシリコン基板１０１の間に、Ｌａ添加ＳｉＯ２膜１０９'（またはＬａ添加ＳｉＯＮ膜）が存在する。これにより、Ｐ及びＮチャネル領域において、同じ種類の仕事関数調整用元素を用いる場合であっても、ＴｉＮ電極の実効仕事関数を反対向きに変化させる電気双極子が形成される。したがって、第２の実施の形態においては、一種類の仕事関数変調元素のゲートスタック中の位置を制御することにより、Ｐチャネル領域１０４およびＮチャネル領域１０５でのＶｔｈの作りわけを行うことが出来る。
【００６６】
また、第２の実施の形態では、仕事関数調整用元素含有金属膜（例えばランタン酸化膜１５０）を形成する工程や、ランタン酸化膜１５０中のＬａを拡散する工程を、Ｐチャネル領域１０４およびＮチャネル領域１０５で共通（同じ）とすることができる。これにより、工程の簡略化や低コスト化が実現できる。なお、第２の実施の形態は第１の実施の形態と同様の効果が得られる。
なお、Ｌａ添加ＳｉＯ２膜１０９'、１０９''等の第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成するための熱処理は、ランタン酸化膜（第１仕事関数調整用元素を含有する金属膜）の形成後に行われる熱処理であれば、とくにタイミングは限定されるものではない。また、Ｌａ添加ＳｉＯ２膜１０９'、１０９''を形成することを目的とする最適化された熱処理を別途付加することもできる。
【００６７】
（第３の実施の形態）
図２５は、第３の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
第３の実施の形態は、Ａｌ等の通常Ｐ型トランジスタに用いる第２仕事関数調整用元素を使用している点、及び第２仕事関数調整用元素含有金属膜の積層位置を適切に変更している点を除いて、第１の実施の形態と同様である。
以下、第３の実施の形態の半導体装置４００について説明する。ただし、第１の実施の形態と共通する点については適宜説明を省略する。
本実施の形態の半導体装置４００は、基板（シリコン基板１０１）と、同一のシリコン基板１０１上に設けられたＮチャネル型ＭＩＳトランジスタ（Ｎ型トランジスタ２００）およびＰチャネル型ＭＩＳトランジスタ（Ｐ型トランジスタ２０２）と、を備える。Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたゲート電極（ＴｉＮ膜１１０）と、を共通して有している。Ｐ型トランジスタ２０２は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）を有している。一方、Ｎ型トランジスタ２００は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）の間に、Ｐ型トランジスタ２０２と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）を有する。つまり、本実施の形態の半導体装置４００において、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）との間に、Ａｌを含む第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）を有する。本実施の形態においては、Ｐチャネル領域１０４とＮチャネル領域１０５とには、同種かつ１個の第２仕事関数調整用元素が使用されている。
【００６８】
ここで、本発明者が検討した結果、仕事関数調整用元素の導入位置や存在状態を適宜選択することにより、Ｐ型トランジスタ２０２用の第１仕事関数調整用元素を用いて、Ｎ型トランジスタ２００の実効仕事関数の変調幅を減少可能であることが判明した。したがって、
Ｎチャネル領域１０５上の高誘電率ゲート絶縁膜１０８の表面にＡｌなど従来ＰＭＯＳ用仕事関数調整元素を添加したＳｉＯ２膜もしくはＳｉＯＮ膜を形成し、且つ、Ｐチャネル領域１０４上の高誘電率ゲート絶縁膜１０８とシリコン基板１０１との界面にＡｌなど従来ＰＭＯＳ用仕事関数調整元素を添加したＳｉＯ２膜もしくはＳｉＯＮ膜を形成するという構成を採用するにより、Ｎチャネル領域１０５上のゲート電極の実効仕事関数を減少させる界面双極子を形成しつつ、Ｐチャネル領域１０４上のゲート電極の実効仕事関数を増加させる界面双極子を形成することができる。
【００６９】
次に、第３の実施の形態の製造方法について説明する。
図１８〜図２４は第１の実施形態の半導体装置の製造方法を説明するための断面図であり、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
本実施の形態の半導体装置の製造方法は、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）上のうち、Ｐチャネル領域１０４上に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）、Ｈｆを含む高誘電率ゲート絶縁膜高誘電率ゲート絶縁膜１０８、及びゲート電極（ＴｉＮ膜１１０）を形成するとともに、基板上のうち、Ｎチャネル領域１０５上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８、Ｐチャネル領域と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ａ）、及びゲート電極（Ｓｉ膜１１１）を形成する工程を含む工程を含む。すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｐチャネル領域１０４上に第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８を形成する。次いで、Ｎチャネル領域１０５上の高誘電率ゲート絶縁膜１０８上に、Ｐチャネル領域１０４と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、それぞれゲート電極（ＴｉＮ膜１１０）を形成する。この半導体装置の製造方法は、Ｎチャネル領域１０５上の高誘電率ゲート絶縁膜１０８上に、Ａｌを含む第２仕事関数調整用元素を含有する膜およびシリコン酸化膜またはシリコン酸窒化膜を形成する工程を含む。
【００７０】
まず、図１８に示すように、周知の方法により、シリコン基板１０１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１０２を形成する。続いて、素子分離領域１０２の間に形成される素子領域のシリコン基板１０１の表面に犠牲酸化膜１０３を成長させる。
【００７１】
続いて、Ｎチャネル領域１０５に対してはボロンを注入し、Ｐチャネル領域１０４に対してはリンまたはヒ素をイオン注入する。このイオン注入により、犠牲酸化膜１０３を介してシリコン基板１０１の表面近傍にイオンが注入される。続いて、例えばＮＨ４Ｆ水溶液または希フッ酸を用いて、犠牲酸化膜１０３を除去する。
【００７２】
続いて、図１９に示すように、Ｐチャネル領域１０４上に選択的に、シリコン酸化膜（ケミカルＳｉＯ２膜）またはシリコン酸窒化膜（ＳｉＯＮ膜）を形成する。本実施の形態では、シリコン酸化膜である。シリコン酸化膜は、熱酸化により形成することができる。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、このシリコン酸化膜上に、ＰＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ａｌ２Ｏ３（アルミ酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｐチャネル領域１０４のシリコン基板１０１上に、Ａｌ添加ＳｉＯ２膜１２９ａを形成する。この後、余剰のＡｌ２Ｏ３を除去する。
【００７３】
次いで、図２０に示すように、図３と同様にして、Ａｌ添加ＳｉＯ２膜１２９ａ上に高誘電率ゲート絶縁膜１０８を構成する。
【００７４】
ここで、高誘電率ゲート絶縁膜１０８上に不図示のレジストパターンを形成して、Ｎチャネル領域１０５側の高誘電率ゲート絶縁膜１０８に窒素プラズマ照射もしくは窒素イオン注入などによって窒素添加を行ってもよい。これにより、Ｎチャネル領域１０５側の高誘電率ゲート絶縁膜１０８の窒素濃度を、Ｐチャネル領域１０４と比較して高くすることができる。その後、レジストを剥離する。本実施の形態において、濃度は、原子濃度とすることができる。
【００７５】
続いて、図２１に示すように、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上に、選択的に、シリコン酸化膜またはシリコン酸窒化膜を形成する。本実施の形態では、シリコン酸化膜を用いる。引き続き、ＣＶＤ法またはＰＶＤ法を用いて、このシリコン酸化膜上に、ＰＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ａｌ２Ｏ３（アルミ酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上に、Ａｌ添加ＳｉＯ２膜１２９ｂを形成する。この後、余剰のＡｌ２Ｏ３を除去する。
【００７６】
続いて、図２２に示すように、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上およびＮチャネル領域１０５のＬａ添加ＳｉＯ２膜１０９ｂ上に、ＴｉＮ膜１１０を形成する。
【００７７】
続いて、図２３に示すように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図２４のように、ハードマスク（図示せず）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工する。さらに、その下層のＡｌ添加ＳｉＯ２膜１２９ａ、Ａｌ添加ＳｉＯ２膜１２９ｂ、高誘電率ゲート絶縁膜１０８をゲート形状にエッチングする。
【００７８】
続いて、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、オフセットスペーサ（不図示）を形成する。オフセットスペーサは、たとえばシリコン酸化膜またはシリコン酸窒化膜により構成することができる。さらに、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、サイドウォールスペーサを形成する、サイドウォールスペーサは、シリコン酸窒化膜またはシリコン酸化膜により構成することができる。
【００７９】
続いて、Ｎチャネル領域１０５を覆うレジスト（不図示）をマスクとして、Ｐチャネル領域１０４にＢをイオン注入してＰ型ソースドレイン拡散層１１３を形成し、レジストを除去する。同様に、Ｐチャネル領域１０４を覆うレジスト（不図示）をマスクとして、Ｎチャネル領域１０５にＰまたはＡｓをイオン注入してＮ型ソースドレイン拡散層１１４を形成し、レジストを除去する。その後、熱処理を行う。
【００８０】
次いで、図示しないサイドウォールスペーサを除去し、その後、レジスト（不図示）をマスクに用いてＢをＰチャネル領域１０４にイオン注入し、Ｐ型エクステンション拡散層１１５を形成し、レジストを除去する。同様に、レジスト（不図示）をマスクに用いてＰまたはＡｓをＮチャネル領域１０５にイオン注入し、Ｎ型エクステンション拡散層１１６を形成する。この後、熱処理を行う。
【００８１】
なお、Ａｌ添加ＳｉＯ２膜１２９ｂを形成するための熱処理は、ランタン酸化膜の形成後に行われる熱処理であれば、とくに限定されるものではない。また、Ａｌ添加ＳｉＯ２膜１２９ｂを形成することを目的とする最適化された熱処理を別途付加することもできる。
【００８２】
ＣＶＤ法およびＲＩＥ法を用いて、オフセットスペーサ１１８（ＳｉＯ２膜）とサイドウォールスペーサ１１９（シリコン酸窒化膜）からなる２層のサイドウォールスペーサを形成する。周知のサリサイドプロセスにより、Ｐ型ソースドレイン拡散層１１３、Ｎ型ソースドレイン拡散層１１４およびＳｉ膜１１１の表面にシリサイド膜１２０を自己整合的に形成する。これにより、図２５に示す、本実施の形態の半導体装置４００が得られる。その結果、図８のように、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２において、シリサイド／Ｓｉ／メタルゲート／の積層構造を有するゲート電極が形成される。
【００８３】
この後は、従来のトランジスタで用いられているように、層間絶縁膜の形成、コンタクトホールの開口および埋め込み、配線形成等を行うことによって、ＣＭＯＳＦＥＴを備えた半導体集積回路を形成することができる。
【００８４】
本実施の形態では、Ａｌなどの仕事関数調整用元素を添加したシリコン酸化膜またはシリコン酸窒化膜の挿入位置を、Ｐ型トランジスタ２０２とＮ型トランジスタ２００とで変更することにより、同一種類の仕事関数調整用元素を用いて、Ｐ型トランジスタ２０２の実効仕事関数を増大させつつ、Ｎ型トランジスタ２００の実効仕事関数を低減させることができる。つまり、Ａｌ添加ＳｉＯ２膜を、Ｎ型トランジスタ２００ではＴｉＮ膜１１０（ゲート電極）と高誘電率ゲート絶縁膜１０８との界面に、Ｐ型トランジスタ２０２では高誘電率ゲート絶縁膜１０８と基板（シリコン基板１０１）との界面に、挿入することにより、Ｎ／ＰＭＯＳ領域でＶｔｈの作りわけを行うことが出来る。したがって、本実施の形態によれば、Ｐチャネル領域１０４及びＮチャネル領域１０５において、同種かつ一個の仕事関数調整用元素を用い、その挿入位置を変更することにより、Ｐ型トランジスタ２０２とＮ型トランジスタ２００を作り分けることができる。したがって、工程の簡略化および低コスト化を実現することができるので、生産性を向上させることができる。
【００８５】
＜第４の実施の形態＞
次に、第４の実施の形態の半導体装置について説明する。
図３４は、第４の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
第４の実施の形態の半導体装置４００は、Ｐ型トランジスタ２０２およびＮ型トランジスタ２００を備える。Ｎ型トランジスタ２００は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８'と、高誘電率ゲート絶縁膜１０８'上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらの高誘電率ゲート絶縁膜１０８'とＴｉＮ膜１１０との間には、Ａｌ添加ＳｉＯ２膜１２９''およびＳｉＯ２膜１６０'がこの順番で形成されている。
【００８６】
一方、Ｐ型トランジスタ２０２は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらのシリコン基板１０１上のシリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ａｌ添加ＳｉＯ２膜１２９'が形成されている。
【００８７】
次に、第４の実施の形態の半導体装置の製造方法について説明する。
図２６〜図３３は、第４の実施形態の半導体装置を説明するための断面図である。
第４の実施の形態の半導体装置５００は、仕事関数調整用元素の拡散工程が、Ｐチャネル領域１０４およびＮチャネル領域１０５で同時である点以外は、第３の実施の形態と同様である。つまり、第４の実施の形態の半導体装置５００の製造方法は、次の工程を含む。すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、シリコン酸化膜１０７またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、高誘電率ゲート絶縁膜１０８を形成する。次いで、レジストマスク１３０のパターンを用いて、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８に選択的に、第２仕事関数調整用元素の拡散を抑制する元素を選択的に導入する。次いで、Ｎチャネル領域１０５およびＰチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、仕事関数調整用元素を含有する膜（Ａｌ２０３酸化膜１５１）を形成する。次いで、Ｎチャネル領域１０５のＡｌ２０３酸化膜１５１上にシリコン酸化膜（ＳｉＯ２膜１６０）またはシリコン酸窒化膜を形成する。次いで、熱処理を行う。次いで、Ｐチャネル領域１０４上およびＮチャネル領域１０５上、ゲート電極（ＴｉＮ膜１１０）を形成する。次いで、熱処理を行う。また、本実施の形態で得られた半導体装置５００においては、Ｐチャネル領域１０４において、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９'）が形成されており、かつＮチャネル領域１０５において、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９''）が形成されている。
【００８８】
まず、図２６に示す工程により、Ｐチャネル領域１０４およびＮチャネル領域１０５を形成する。この後、図２６に示すように、Ｐチャネル領域１０４およびＮチャネル領域１０５のシリコン基板１０１上に、シリコン酸化膜１０７（ケミカルＳｉＯ２膜）を形成する。シリコン酸化膜１０７は、上述の形成方法と同様にする。また、シリコン酸化膜１０７に代えて、シリコン酸窒化膜を用いてもよい。
【００８９】
続いて、ＭＯＣＶＤ法を用いて、不図示のＨｆＳｉＯ膜（ハフニウム珪酸化膜）をシリコン酸化膜１０７の全面に形成する。このＨｆＳｉＯ膜に対して、窒素雰囲気中でプラズマ処理した後に熱処理を行う。これにより、ＨｆＳｉＯ膜を改質して、高誘電率ゲート絶縁膜１０８（ＨｆＳｉＯＮ膜）を構成する（図２７）。
【００９０】
続いて、図２８のように、Ｎチャネル領域１０５を露出するレジストマスク１３０のパターンを形成する。次いで、このＰチャネル領域１０４を覆うレジストマスク１３０をマスクとして、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８に対して、窒素プラズマ１４０照射もしくは窒素イオン注入等を行うことにより、窒素が添加した高誘電率ゲート絶縁膜１０８'に改質する。このようにして、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８'は、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８の窒素濃度より高くできる。その後、レジスト１３０を剥離する。
【００９１】
続いて、図２９に示すように、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上およびＮチャネル領域１０５の高誘電率ゲート絶縁膜１０８'上の全面に、Ａｌ２０３酸化膜１５１（仕事関数調整用元素含有金属酸化膜）を堆積する。つまり、同一工程で、Ａｌ２０３酸化膜１５１をＰチャネル領域１０４およびＮチャネル領域１０５に形成する。Ａｌ２０３酸化膜１５１は、例えばＰＶＤ法で形成する。このＡｌ２０３酸化膜１５１の膜厚は、例えば１ｎｍ以下とする。
【００９２】
続いて、図３０のように、Ｎチャネル領域１０５のランタン酸化膜１５０上のみ選択的に、ＳｉＯ２膜１６０を形成する。ＳｉＯ２膜１６０はＰＶＤ法またはＣＶＤ法を用いて形成する。また、ＳｉＯ２膜１６０の膜厚は１ｎｍ以下とする。ここで、ＳｉＯ２膜１６０に代えて、ＳｉＯＮ膜を用いてもよい。
【００９３】
続いて、図３１に示すように、Ｎチャネル領域１０５のＳｉＯ２膜１６０上および、Ｐチャネル領域１０４のＡｌ２０３酸化膜１５１上に、ＴｉＮ膜１１０を形成する。ＴｉＮ膜１１０は、たとえばＴｉＮターゲットを用いた反応性スパッタ法、Ｔｉターゲットを用いたスパッタリング時に窒素を導入してＴｉＮを形成する反応性スパッタ法、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。
【００９４】
続いて、図３２のように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図３３のように、ハードマスク（図示しない）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ加工する。さらに、その下層のＡｌ２０３酸化膜１５１、高誘電率ゲート絶縁膜１０８、１０８'およびシリコン酸化膜１０７、ＳｉＯ２膜１６０をエッチングする。
【００９５】
この後、図２５と同様な工程により、図３４のようなＣＭＯＳＦＥＴが得られる。
ここで、第２の実施の形態の製造工程において、Ｐｏｌｙ−Ｓｉ及び拡散層１１５、１１６の形成時の熱処理により、Ｎチャネル領域１０５のランタン酸化膜１５０を構成するＬａは、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に拡散する。そして、最終的な構造としては、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９'（またはＬａ添加ＳｉＯＮ膜）が形成されることになる。
【００９６】
一方、Ｎチャネル領域１０５においては、同様の熱処理により、Ｎチャネル領域１０５のＡｌ２０３酸化膜１５１を構成するＡｌは、高誘電率ゲート絶縁膜１０８'表面に形成されたＳｉＯ２膜１６０（またはＳｉＯＮ膜）の一部（下層）と反応して、Ａｌ添加ＳｉＯ２膜１２９''（またはＡｌ添加ＳｉＯＮ膜）が形成される。また、高誘電率ゲート絶縁膜１０８'は窒素濃度が高いため、上記Ａｌは高誘電率ゲート絶縁膜１０８'中へ拡散することが抑制される。これにより、Ａｌは、高誘電率ゲート絶縁膜１０８'中に拡散せず、高誘電率ゲート絶縁膜１０８'上に残る。また、Ａｌ２０３酸化膜１５１と反応しなかったＳｉＯ２膜１６０（ＳｉＯＮ膜）残りの一部（上層）はＳｉＯ２膜１６０'（またはＳｉＯＮ膜）として残る。
【００９７】
第４の実施の形態のＣＭＯＳＦＥＴにおいては、Ｎチャネル領域１０５側ではＴｉＮ電極（ＴｉＮ膜１１０）と高誘電率ゲート絶縁膜１０８'との間のみに、Ａｌ添加ＳｉＯ２膜１２９''（Ａｌ添加ＳｉＯＮ膜）が存在し、かつ高誘電率ゲート絶縁膜１０８'とシリコン基板１０１との間には、Ａｌ添加ＳｉＯ２膜１２９''（Ａｌ添加ＳｉＯＮ膜）が存在しない。一方、Ｐチャネル領域１０４側では高誘電率ゲート絶縁膜１０８とシリコン基板１０１の間に、Ａｌ添加ＳｉＯ２膜１２９'（またはＡｌ添加ＳｉＯＮ膜）が存在する。これにより、Ｐ及びＮチャネル領域において、同じ種類の仕事関数調整用元素を用いる場合であっても、ＴｉＮ電極の実効仕事関数を反対向きに変化させる電気双極子が形成される。したがって、第４の実施の形態においては、一種類の仕事関数変調元素のゲートスタック中の位置を制御することにより、Ｐチャネル領域１０４およびＮチャネル領域１０５でのＶｔｈの作りわけを行うことが出来る。
【００９８】
また、第４の実施の形態では、仕事関数調整用元素含有金属膜（例えば、Ａｌ２０３酸化膜１５１）を形成する工程や、Ａｌ２０３酸化膜１５１中のＡｌを拡散する工程を、Ｐチャネル領域１０４およびＮチャネル領域１０５で共通（同じ）とすることができる。これにより、工程の簡略化や低コスト化が実現できる。なお、第４の実施の形態は第３の実施の形態と同様の効果が得られる。
【００９９】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ソース／ドレイン拡散を形成した後に、サイドウォールスペーサを除去してエクステンション拡散層を形成したが、オフセットスペーサの形成直後にエクステンション拡散層を形成し、その後、サイドウオールスペーサを形成してからソース／ドレイン拡散層を形成しても構わない。
【０１００】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０１】
１００ 半導体装置
３００ 半導体装置
４００ 半導体装置
５００ 半導体装置
１０１ シリコン基板
１０２ 素予分離領域
１０３ 犠牲酸化膜
１０４ Ｐチャネル領域
１０５ Ｎチャネル領域
１０７ シリコン酸化膜
１０８、１０８' 高誘電率ゲート絶縁膜
１０９ａ、１０９ｂ Ｌａ添加ＳｉＯ２膜
１２９ａ、１２９ｂ Ａｌ添加ＳｉＯ２膜
１０９'、１０９'' Ｌａ添加ＳｉＯ２膜
１２９'、１２９'' Ｌａ添加ＳｉＯ２膜
１１０ ＴｉＮ膜
１１１ Ｓｉ膜
１１３ Ｐ型ソースドレイン拡散層
１１４ Ｎ型ソースドレイン拡散層
１１５ Ｐ型エクステンション拡散層
１１６ Ｎ型エクステンション拡散層
１１８ オフセットスペーサ
１１９ サイドウォールスペーサ
１２０ シリサイド膜
１３０ レジストマスク
１４０ 窒素プラズマ
１５０ ランタン酸化膜
１５１ Ａｌ２０３酸化膜
１６０、１６０' ＳｉＯ２膜
２００ Ｎ型トランジスタ
２０２ Ｐ型トランジスタ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、ポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避することで駆動電流の劣化を防ぐ技術が検討されている。メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。
【０００３】
例えば、高性能ＣＭＯＳトランジスタではＶｔｈを±０．１Ｖ程度とする必要があるため、Ｎ型ＭＯＳＦＥＴでは実効的な仕事関数（ＥＷＦ）がＮ型ｐｏｌｙ−Ｓｉの仕事関数（４．０ｅＶ）程度の材料を、Ｐ型ＭＯＳＦＥＴではＮ型ｐｏｌｙ−Ｓｉの仕事関数（５．２ｅＶ）程度の材料をゲート電極に用いる必要がある。
【０００４】
現在、メタルゲート電極の候補材料として、熱的安定性やゲート加工容易性の観点から、窒化チタン（ＴｉＮ）が広く検討されている。ＴｉＮは、Ｈｉｇｈ−ｋゲート絶縁膜上でＳｉバンドギャップのミッドギャップ付近のＥＷＦを持つことが知られており、この技術だけでは高性能ＣＭＯＳトランジスタで必要とされる低Ｖｔｈを実現することは出来ない。
【０００５】
非特許文献１には、Ｐ型ＭＯＳＦＥＴでは、ＴｉＮ電極とＨｉｇｈ−ｋゲート絶縁膜との界面にアルミ酸化膜（キャップ膜）を導入することにより、フラットバンド電圧（ＶＦＢ）を正バイアス側にシフトさせて、ＥＷＦを増大させ、Ｖｔｈを低減させる技術が記載されている。
【０００６】
また、特許文献１には、半導体基板上に形成された金属層と半導体基板との間にＨｆもしくはＺｒを主成分とする酸化膜を形成して、半導体基板の界面に形成されるショットキーバリアハイトを制御する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２３９０８０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｋｕｎｉｈｉｋｏ Ｉｗａｍｏｔｏ ｅｔ． ａｌ、 ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ９２ 、 １３２９０７、 ２００８ 'Ｅｘｐｅｒｉｍｅｎｔａｌ ｅｖｉｄｅｎｃｅ ｆｏｒ ｔｈｅ ｆｌａｔｂａｎｄ ｖｏｌｔａｇｅ ｓｈｉｆｔ ｏｆ ｈｉｇｈ−ｋ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ｄｕｅ ｔｏ ｔｈｅ ｄｉｐｏｌｅ ｆｏｒｍａｔｉｏｎ ａｔ ｔｈｅ ｈｉｇｈ−ｋ／ＳｉＯ２ ｉｎｔｅｒｆａｃｅ'
【発明の概要】
【発明が解決しようとする課題】
【０００９】
非特許文献１には、Ｐ型ＭＯＳＦＥＴにおいて、ゲート電極とゲート絶縁膜との界面にキャップ膜（アルミ酸化膜）を導入することにより、Ｖｔｈを低減できることが記載されている。このような技術思想を利用して、同一の基板上のＮＭＯＳ領域とＰＭＯＳ領域とでＶｔｈを作り分けるには、ＮＭＯＳ領域ではランタン酸化膜（キャップ膜）を選択的に導入し、且つＰＭＯＳ領域ではアルミ酸化膜（キャップ膜）を選択的に導入することが必要となる。すなわち、両領域の仕事関数調整用元素種を合わせて２種以上用いる必要がでてくる。しかしながら、このような製造プロセスは煩雑化するため、生産性が低下することがあり得る。
【００１０】
また、非特許文献１に記載のＰ型ＭＯＳＦＥＴにおいては、ＴｉＮ電極とＨｉｇｈ−ｋゲート絶縁膜との間に、通常ＰＭＯＳで用いられる仕事関数調整用元素Ａｌの酸化膜を導入することにより、実効仕事関数は増加しているものの、その増加量には改善の余地があった。
【００１１】
また、特許文献１に記載の技術は、半導体基板の界面に形成されるショットキーバリアハイトを制御するには有効であるが、当該ショットキーバリアとＨｉｇｈ−ｋゲート絶縁膜上のゲート電極の実効仕事関数とでは決定機構がまったく異なる。つまり、ショットキーバリアハイトを制御する技術を、実効仕事関数を制御する技術に適用することは困難である。
【課題を解決するための手段】
【００１２】
本発明者らが検討した結果、ＮＭＯＳ領域とＰＭＯＳ領域とで同種の仕事関数調整用元素を用い、かつ、仕事関数調整用元素含有膜の積層順番を適切に制御することにより、ＮＭＯＳ領域とＰＭＯＳ領域とでＶｔｈが作り分けられることが判明した。
検討の結果、以下の構成のものが好適であることを見出した。
【００１３】
すなわち、本発明によれば、
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｎチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｎチャネル型ＭＩＳトランジスタと同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置が提供される。
【００１４】
また、本発明によれば、
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｎチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｐチャネル型ＭＩＳトランジスタと同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置が提供される。
【００１５】
また、本発明によれば、
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｎチャネル領域上に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｐチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｎチャネル領域と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法が提供される。
【００１６】
また、本発明によれば、
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｐチャネル領域上に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｎチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｐチャネル領域と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法が提供される。
【００１７】
以上によれば、Ｎチャネル領域とＰチャネル領域とで同種の仕事関数調整用元素が用いられる。すなわち、第１に、通常ｎチャネル型ＭＩＳトランジスタに用いられる第１仕事関数調整用元素がＰチャネル領域で用いられる。第２に、通常Ｐチャネル型ＭＩＳトランジスタに用いられる第２仕事関数調整用元素がＮチャネル領域で用いられる。このため、Ｎチャネル領域とＰチャネル領域とで異なる仕事関数調整用元素を用いる場合と比較して、製造プロセスが簡略になり、生産性が向上することになる。
【００１８】
また、さらに検討した結果、ｐチャネル型ＭＩＳトランジスタにおいて、高誘電率ゲート絶縁膜とゲート電極の間に、通常ｎチャネル型ＭＩＳトランジスタに用いられる仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成することにより、Ａｌ等の従来のＰＭＯＳ用仕事関数調整用元素と比較して、実効仕事関数を増加させることができ、低Ｖｔｈのｐチャネル型ＭＩＳトランジスタが得られることが判明した。
検討の結果、以下の構成のものが好適であることを見出した。
【００１９】
すなわち、本発明によれば、
基板と、
前記基板上に設けられたＰチャネル型ＭＩＳトランジスタ、を備え、
前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極との間に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置が提供される。
【発明の効果】
【００２０】
本発明によれば、生産性に優れた半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図９】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】本発明の第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】本発明の第２の実施の形態における半導体装置を示す断面図である。
【図１８】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１９】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２０】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２１】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２２】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２３】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２４】本発明の第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２５】本発明の第３の実施の形態における半導体装置を示す断面図である。
【図２６】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２７】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２８】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２９】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３０】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３１】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３２】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３３】本発明の第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３４】本発明の第４の実施の形態における半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
＜第１の実施の形態＞
まず、第１の実施の形態の半導体装置について説明する。
図８は、第１の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
本実施の形態の半導体装置１００は、基板（シリコン基板１０１）と、同一のシリコン基板１０１上に設けられたＮチャネル型ＭＩＳトランジスタ（Ｎ型トランジスタ２００）およびＰチャネル型ＭＩＳトランジスタ（Ｐ型トランジスタ２０２）と、を備える。Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたゲート電極（ＴｉＮ膜１１０）と、を共通して有している。Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ａ）を有している。一方、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）の間に、Ｎ型トランジスタ２００と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）を有する。つまり、本実施の形態の半導体装置１００において、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）との間に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）を有する。本実施の形態においては、Ｐチャネル領域１０４とＮチャネル領域１０５とには、同種かつ１個の第１仕事関数調整用元素が使用されている。
【００２４】
半導体装置１００は、シリコン基板１０１と、シリコン基板１０１表面に形成された素子分離領域１０２と、素子分離領域１０２により分離されたＰ型チャネル領域１０４およびＮ型チャネル領域１０５と、シリコン基板１０１のＰ型チャネル領域１０４上およびＮ型チャネル領域１０５上にそれぞれ形成されたＰ型トランジスタ２０２（ＭＩＳＦＥＴ）およびＮ型トランジスタ２００（ＭＩＳＦＥＴ）とを含む。
【００２５】
Ｐ型トランジスタ２０２は、シリコン基板１０１上に形成されたＨｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたＬａ添加ＳｉＯ２膜１０９ｂと、Ｌａ添加ＳｉＯ２膜１０９ｂ上に形成されたメタルゲート電極であるＴｉＮ膜１１０と、を有する。Ｐ型トランジスタ２０２は、さらに、ＴｉＮ膜１１０上に形成されたＳｉ膜１１１と、Ｓｉ膜１１１上に形成されたシリサイド層１２０と、ゲート電極の側方に形成されたオフセットスペーサ１１８およびサイドウォールスペーサ１１９と、シリコン基板１０１表面に形成されたＰ型ソースドレイン拡散層１１３、Ｐ型エクステンション拡散層１１５、およびＰ型ソースドレイン拡散層１１３表面に形成されたシリサイド膜１２０とを含む。
【００２６】
Ｎ型トランジスタ２００は、シリコン基板１０１上に形成されたＬａ添加ＳｉＯ２膜１０９ａと、Ｌａ添加ＳｉＯ２膜１０９ａ上に形成された高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたメタルゲート電極であるＴｉＮ膜１１０と、を有する。Ｎ型トランジスタ２００は、さらに、ＴｉＮ膜１１０上に形成されたＳｉ膜１１１と、Ｓｉ膜１１１上に形成されたシリサイド層１２０と、ゲート電極の側方に形成されたオフセットスペーサ１１８およびサイドウォールスペーサ１１９と、シリコン基板１０１表面に形成されたＮ型ソースドレイン拡散層１１４、Ｎ型エクステンション拡散層１１６、およびＮ型ソースドレイン拡散層１１４表面に形成されたシリサイド膜１２０とを含む。
【００２７】
本実施の形態において、高誘電率ゲート絶縁膜１０８は、ＨｆＳｉＯＮまたはＨｆＯＮにより構成することができる。オフセットスペーサ１１８およびサイドウォールスペーサ１１９は、それぞれシリコン酸化膜およびシリコン窒化膜により構成される。
【００２８】
また、Ｎ型トランジスタ２００のシリコン基板１０１と高誘電率ゲート絶縁膜１０８との間には、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）が設けられている。仕事関数調整用元素としては、Ｌａ、Ｙ、およびＭｇのいずれかとすることができる。これらの仕事関数調整用元素は、通常、Ｎ型トランジスタ２００の実効仕事関数を低減する。本実施の形態では、Ｌａを用いている。
【００２９】
一方、Ｐ型トランジスタ２０２の高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間には、Ｎ型トランジスタ２００の仕事関数調整用元素と同一種類の仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）が設けられている。本実施の形態において、仕事関数調整用元素としては、Ｌａ、Ｙ、およびＭｇのいずれかとすることができる。本実施の形態では、Ｌａを用いている。
【００３０】
ここで、本発明者が検討した結果、仕事関数調整用元素の導入位置や存在状態を適宜選択することにより、Ｎ型トランジスタ２００用の仕事関数調整用元素を用いて、通常Ｐ型トランジスタ２０２に用いるＡｌと比較して、Ｐ型トランジスタ２０２の実効仕事関数の変調幅を増大させることができることが判明した。すなわち、Ｎ型トランジスタ２００用の仕事関数調整用元素を、Ｐ型トランジスタ２０２の高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０との間に導入すること、かつシリコン酸化膜やシリコン酸窒化膜に元素単体として導入することにより、本実施の形態において、Ｐ型トランジスタ２０２の実効仕事関数の変調幅を、従来のＡｌによる実効仕事関数増加量に比べて増大させることができる。
【００３１】
次に、第１の実施の形態の製造方法について説明する。
図１〜図７は第１の実施形態の半導体装置の製造方法を説明するための断面図であり、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
本実施の形態の半導体装置の製造方法は、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）上のうち、Ｎチャネル領域１０５上に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ａ）、Ｈｆを含む高誘電率ゲート絶縁膜１０８、及びゲート電極（ＴｉＮ膜１１０）を形成するとともに、基板上のうち、Ｐチャネル領域１０４上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８、Ｎチャネル領域と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９ｂ）、及びゲート電極（ＴｉＮ膜１１０）を形成する工程を含む、すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｎチャネル領域１０５上に第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８を形成する。次いで、Ｐチャネル領域１０４上の高誘電率ゲート絶縁膜１０８上に、Ｎチャネル領域１０５と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、それぞれゲート電極（ＴｉＮ膜１１０）を形成する。また、半導体装置の製造方法は、Ｐチャネル領域１０４上の高誘電率ゲート絶縁膜１０８上に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む仕事関数調整用元素を含有する膜およびシリコン酸化膜またはシリコン酸窒化膜を形成する工程を含む。
【００３２】
まず、図１に示すように、周知の方法により、シリコン基板１０１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１０２を形成する。続いて、素子分離領域１０２の間に形成される素子領域のシリコン基板１０１の表面に犠牲酸化膜１０３を成長させる。
【００３３】
続いて、Ｎチャネル領域１０５に対してはボロンを注入し、Ｐチャネル領域１０４に対してはリンまたはヒ素をイオン注入する。このイオン注入により、犠牲酸化膜１０３を介してシリコン基板１０１の表面近傍にイオンが注入される。続いて、例えばＮＨ４Ｆ水溶液または希フッ酸を用いて、犠牲酸化膜１０３を除去する。
【００３４】
続いて、図２に示すように、Ｎチャネル領域１０５上に選択的に、シリコン酸化膜（ケミカルＳｉＯ２膜）またはシリコン酸窒化膜（ＳｉＯＮ膜）を形成する。本実施の形態では、シリコン酸化膜である。シリコン酸化膜は、熱酸化により形成することができる。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、このシリコン酸化膜上に、ＮＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ｌａ２Ｏ３（ランタン酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｎチャネル領域１０５のシリコン基板１０１上に、Ｌａ添加ＳｉＯ２膜１０９ａを形成する。この後、余剰のＬａ２Ｏ３を除去する。
【００３５】
ここで、本実施の形態ではシリコン酸化膜に代えて、シリコン酸窒化膜を用いてもよい。シリコン酸窒化膜は、たとえば、ケミカルＳｉＯ２膜を形成する工程と、当該ケミカルＳｉＯ２膜を窒化（たとえばプラズマ窒化）する工程と、窒化したケミカルＳｉＯ２膜を酸化（たとえば酸素アニール酸化）する工程と、により形成することができる。これにより、Ｎチャネル領域１０５のシリコン基板１０１上に、Ｌａ添加シリコン酸窒化膜を形成できる。
【００３６】
続いて、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン基板１０１の全面に、不図示のＨｆＳｉＯ膜（ハフニウム珪酸化膜）を全面に形成する。引き続き、該ＨｆＳｉＯ膜に対して、窒素雰囲気中でプラズマ処理を行った後、熱処理を行う。これにより、図３に示すように、ＨｆＳｉＯ膜を、（ＨｆＳｉＯＮ膜；ハフニウム珪酸窒化膜）１０８に改質して、高誘電率ゲート絶縁膜１０８を構成する。
【００３７】
ここで、高誘電率ゲート絶縁膜１０８上に不図示のレジストパターンを形成して、Ｐチャネル領域１０４側の高誘電率ゲート絶縁膜１０８に窒素プラズマ照射もしくは窒素イオン注入などによって窒素添加を行ってもよい。これにより、Ｐチャネル領域１０４側の高誘電率ゲート絶縁膜１０８の窒素濃度を、Ｎチャネル領域１０５と比較して高くすることができる。その後、レジストを剥離する。本実施の形態において、濃度は、原子濃度とすることができる。
【００３８】
続いて、図４に示すように、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、選択的に、シリコン酸化膜またはシリコン酸窒化膜を形成する。本実施の形態では、シリコン酸化膜を用いる。引き続き、ＣＶＤ法またはＰＶＤ法を用いて、このシリコン酸化膜上に、ＮＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ｌａ２Ｏ３（ランタン酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、Ｌａ添加ＳｉＯ２膜１０９ｂを形成する。この後、余剰のＬａ２Ｏ３を除去する。このとき、Ｌａ添加ＳｉＯ２膜１０９ｂの膜厚としては、特に限定されないが、例えば１ｎｍとすることができる。また、Ｎチャネル領域１０５側と同様にして、シリコン酸化膜に代えて、シリコン酸窒化膜を用いることにより、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、Ｌａ添加ＳｉＯＮ膜を形成することができる。
【００３９】
続いて、図５に示すように、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上およびＰチャネル領域１０４のＬａ添加ＳｉＯ２膜１０９ｂ上に、ＴｉＮ膜１１０を形成する。ＴｉＮ膜１１０は、たとえばＴｉＮターゲットを用いた反応性スパッタ法、Ｔｉターゲットを用いたスパッタリング時に窒素を導入してＴｉＮを形成する反応性スパッタ法、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。
【００４０】
続いて、図６に示すように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図７のように、ハードマスク（図示せず）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工する。さらに、その下層のＬａ添加ＳｉＯ２膜１０９ａ、Ｌａ添加ＳｉＯ２膜１０９ｂ、高誘電率ゲート絶縁膜１０８をゲート形状にエッチングする
【００４１】
続いて、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、オフセットスペーサ（不図示）を形成する。オフセットスペーサは、たとえばシリコン酸化膜またはシリコン酸窒化膜により構成することができる。さらに、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、サイドウォールスペーサを形成する、サイドウォールスペーサは、シリコン酸窒化膜またはシリコン酸化膜により構成することができる。
【００４２】
続いて、Ｎチャネル領域１０５を覆うレジスト（不図示）をマスクとして、Ｐチャネル領域１０４にＢをイオン注入してＰ型ソースドレイン拡散層１１３を形成し、レジストを除去する。同様に、Ｐチャネル領域１０４を覆うレジスト（不図示）をマスクとして、Ｎチャネル領域１０５にＰまたはＡｓをイオン注入してＮ型ソースドレイン拡散層１１４を形成し、レジストを除去する。その後、熱処理を行う。
【００４３】
次いで、図示しないサイドウォールスペーサを除去し、その後、レジスト（不図示）をマスクに用いてＢをＰチャネル領域１０４にイオン注入し、Ｐ型エクステンション拡散層１１５を形成し、レジストを除去する。同様に、レジスト（不図示）をマスクに用いてＰまたはＡｓをＮチャネル領域１０５にイオン注入し、Ｎ型エクステンション拡散層１１６を形成する。この後、熱処理を行う。
【００４４】
なお、Ｌａ添加ＳｉＯ２膜１０９ｂ等の第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成するための熱処理は、ランタン酸化膜（第１仕事関数調整用元素を含有する金属膜）の形成後に行われる熱処理であれば、とくにタイミングは限定されるものではない。また、Ｌａ添加ＳｉＯ２膜１０９ｂを形成することを目的とする最適化された熱処理を別途付加することもできる。
【００４５】
ＣＶＤ法およびＲＩＥ法を用いて、オフセットスペーサ１１８（ＳｉＯ２膜）とサイドウォールスペーサ１１９（シリコン酸窒化膜）からなる２層のサイドウォールスペーサを形成する。周知のサリサイドプロセスにより、Ｐ型ソースドレイン拡散層１１３、Ｎ型ソースドレイン拡散層１１４およびＳｉ膜１１１の表面にシリサイド膜１２０を自己整合的に形成する。これにより、図８に示す、本実施の形態の半導体装置１００が得られる。その結果、図８のように、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２において、シリサイド／Ｓｉ／メタルゲート／の積層構造を有するゲート電極が形成される。
【００４６】
この後は、従来のトランジスタで用いられているように、層間絶縁膜の形成、コンタクトホールの開口および埋め込み、配線形成等を行うことによって、ＣＭＯＳＦＥＴを備えた半導体集積回路を形成することができる。
【００４７】
次に、第１の実施の形態の作用効果について説明する。
本実施の形態では、Ｐ型トランジスタ２０２のＨｆＳｉＯＮ（高誘電率ゲート絶縁膜１０８）とＴｉＮ電極（ＴｉＮ膜１１０）との間に、Ｌａ添加ＳｉＯ２膜１０９ｂが形成されている。このＬａは、Ｎ型トランジスタ２００に使用されているものと同じ種類の仕事関数調整用元素である。これにより、Ｐ型トランジスタ２０２のＴｉＮ電極とＨｆＳｉＯＮとの界面にＴｉＮ電極の実効仕事関数を増加させる界面双極子を形成することが出来る。Ｌａによる実効仕事関数変調幅（約０．６ｅＶ）は、従来のＰＭＯＳ用仕事関数調整用元素Ａｌによる実効仕事関数増加量（約０．２ｅＶ）に比べて大きい。したがって、本実施の形態では、従来技術と比較して、低ＶｔｈのＰ型トランジスタ２０２を得ることができる。
【００４８】
また、本実施の形態では、Ｌａなどの仕事関数調整用元素を添加したシリコン酸化膜またはシリコン酸窒化膜の挿入位置を、Ｐ型トランジスタ２０２とＮ型トランジスタ２００とで変更することにより、同一種類の仕事関数調整用元素を用いて、Ｐ型トランジスタ２０２の実効仕事関数を増大させつつ、Ｎ型トランジスタ２００の実効仕事関数を低減させることができる。つまり、Ｌａ添加ＳｉＯ２膜を、Ｐ型トランジスタ２０２ではＴｉＮ膜１１０（ゲート電極）と高誘電率ゲート絶縁膜１０８との界面に、Ｎ型トランジスタ２００では高誘電率ゲート絶縁膜１０８と基板（シリコン基板１０１）との界面に、挿入することにより、Ｎ／ＰＭＯＳ領域でＶｔｈの作りわけを行うことが出来る。したがって、本実施の形態によれば、一種類の仕事関数調整用元素の挿入位置により、Ｐ型トランジスタ２０２とＮ型トランジスタ２００を作り分けることができるので、工程の簡略化および低コスト化を実現することができる。
【００４９】
また、本実施の形態においては、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８に、ゲート絶縁膜にＬａなどの仕事関数調整用元素の拡散抑制元素である窒素などが含まれている。この高誘電率ゲート絶縁膜１０８により、その上に形成されたＬａ添加ＳｉＯ２膜１０９ｂからＬａが熱処理により、高誘電率ゲート絶縁膜１０８と半導体基板（シリコン基板１０１）との界面に拡散することが抑制される。これにより、高誘電率ゲート絶縁膜１０８と半導体基板（シリコン基板１０１）界面に、ＴｉＮ電極（ＴｉＮ膜１１０）の実効仕事関数を減少させる電気双極子が形成されることが抑制される。したがって、低ＶｔｈのＰ型トランジスタ２０２が得られる。
【００５０】
また、Ｐ型トランジスタ２０２の仕事関数調整用元素はＬａに限らず、Ｙ、Ｍｇのいずれかもしくはその組み合わせであっても、Ｌａと同様の効果を得ることが出来る。
【００５１】
また、これまでに、Ｎ型ＭＯＳＦＥＴでは、ＴｉＮ電極とＨｉｇｈ−ｋゲート絶縁膜との界面にランタン酸化膜（キャップ膜）を選択的に導入することにより、フラットバンド電圧（ＶＦＢ）を負バイアス側にシフトさせ、ＥＷＦを低減させ、Ｖｔｈを低減させる技術が提案されている。また、ランタン酸化膜の膜厚の増加に伴い、ＶＦＢの負バイアス側へのシフト量が増加して、ＥＷＦをＳｉ伝導帯端近傍付近まで低減させ、所望のＶｔｈを得ることが出来ることが知られている。
【００５２】
これに対して、本実施の形態のＰ型トランジスタ２０２においては、ＨｆＳｉＯＮ（高誘電率ゲート絶縁膜１０８）とＴｉＮ膜１１０との間に、Ｎ型トランジスタ２００に使用されているものと同じ種類の仕事関数調整用元素が拡散しているＬａ添加ＳｉＯ２膜１０９ｂが形成されている。これにより、Ｐ型トランジスタ２０２のＴｉＮ電極とＨｆＳｉＯＮとの界面にＴｉＮ電極の実効仕事関数を増加させる界面双極子を形成することが出来る。したがって、従来技術と比較して、低ＶｔｈのＰ型トランジスタ２０２を得ることができる。
【００５３】
＜第２の実施の形態＞
次に、第２の実施の形態の半導体装置について説明する。
図１７は、第１の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
第２の実施の形態の半導体装置３００は、Ｐ型トランジスタ２０２およびＮ型トランジスタ２００を備える。このＰ型トランジスタ２０２は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８'と、高誘電率ゲート絶縁膜１０８'上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらの高誘電率ゲート絶縁膜１０８'とＴｉＮ膜１１０との間には、Ｌａ添加ＳｉＯ２膜１０９''およびＳｉＯ２膜１６０'が形成されている。
【００５４】
一方、Ｎ型トランジスタ２００は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらのシリコン基板１０１上のシリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９'が形成されている。
【００５５】
次に、第２の実施の形態の半導体装置の製造方法について説明する。
図９〜図１６は、第２の実施形態の半導体装置を説明するための断面図である。
第２の実施の形態の半導体装置３００は、仕事関数調整用元素の拡散工程が、Ｐチャネル領域１０４およびＮチャネル領域１０５で同時である点以外は、第１の実施の形態と同様である。つまり、第２の実施の形態の半導体装置３００の製造方法は、次の工程を含む。すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、シリコン酸化膜１０７またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、高誘電率ゲート絶縁膜１０８を形成する。次いで、レジストマスク１３０のパターンを用いて、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８に選択的に、仕事関数調整用元素の拡散を抑制する元素を選択的に導入する。次いで、Ｎチャネル領域１０５およびＰチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、仕事関数調整用元素を含有する膜（ランタン酸化膜１５０）を形成するとともに、Ｐチャネル領域１０４のランタン酸化膜１５０上にシリコン酸化膜（ＳｉＯ２膜１６０）またはシリコン酸窒化膜を形成する。次いで、熱処理を行う。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上ゲート電極（ＴｉＮ膜１１０）を形成する。また、本実施の形態により得られた半導体装置３００においては、Ｎチャネル領域１０５において、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９'）が形成されており、かつＰチャネル領域１０４において、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ｌａ添加ＳｉＯ２膜１０９''）が形成されている。
【００５６】
まず、図１に示す工程により、Ｐチャネル領域１０４およびＮチャネル領域１０５を形成する。この後、図９に示すように、Ｐチャネル領域１０４およびＮチャネル領域１０５のシリコン基板１０１上に、シリコン酸化膜１０７（ケミカルＳｉＯ２膜）を形成する。シリコン酸化膜１０７は、上述の形成方法と同様にする。また、シリコン酸化膜１０７に代えて、シリコン酸窒化膜を用いてもよい。
【００５７】
続いて、ＭＯＣＶＤ法を用いて、不図示のＨｆＳｉＯ膜（ハフニウム珪酸化膜）をシリコン酸化膜１０７の全面に形成する。このＨｆＳｉＯ膜に対して、窒素雰囲気中でプラズマ処理した後に熱処理を行う。これにより、ＨｆＳｉＯ膜を改質して、高誘電率ゲート絶縁膜１０８（ＨｆＳｉＯＮ膜）を構成する（図１０）。
【００５８】
続いて、図１１のように、Ｐチャネル領域１０４を露出するレジストマスク１３０のパターンを形成する。次いで、このＮチャネル領域１０５を覆うレジストマスク１３０をマスクとして、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８に対して、窒素プラズマ１４０照射もしくは窒素イオン注入等を行うことにより、窒素が添加した高誘電率ゲート絶縁膜１０８'に改質する。このようにして、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８'は、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８の窒素濃度より高くできる。その後、レジスト１３０を剥離する。
【００５９】
続いて、図１２に示すように、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上およびＰチャネル領域１０４の高誘電率ゲート絶縁膜１０８'上の全面に、ランタン酸化膜１５０（仕事関数調整用元素含有金属酸化膜）を堆積する。つまり、同一工程で、ランタン酸化膜１５０をＰチャネル領域１０４およびＮチャネル領域１０５に形成する。ランタン酸化膜１５０は、例えばＰＶＤ法で形成する。このランタン酸化膜１５０の膜厚は、例えば１ｎｍ以下とする。
【００６０】
続いて、図１３のように、Ｐチャネル領域１０４のランタン酸化膜１５０上のみ選択的に、ＳｉＯ２膜１６０を形成する。ＳｉＯ２膜１６０はＰＶＤ法またはＣＶＤ法を用いて形成する。また、ＳｉＯ２膜１６０の膜厚は１ｎｍ以下とする。ここで、ＳｉＯ２膜１６０に代えて、ＳｉＯＮ膜を用いてもよい。
【００６１】
続いて、図１４に示すように、Ｐチャネル領域１０４のＳｉＯ２膜１６０上および、Ｎチャネル領域１０５のランタン酸化膜１５０上に、ＴｉＮ膜１１０を形成する。ＴｉＮ膜１１０は、たとえばＴｉＮターゲットを用いた反応性スパッタ法、Ｔｉターゲットを用いたスパッタリング時に窒素を導入してＴｉＮを形成する反応性スパッタ法、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。
【００６２】
続いて、図１５のように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図１６のように、ハードマスク（図示しない）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ加工する。さらに、その下層のランタン酸化膜１５０、高誘電率ゲート絶縁膜１０８、１０８'およびシリコン酸化膜１０７、ＳｉＯ２膜１６０をエッチングする。
【００６３】
この後、図８と同様な工程により、図１７のようなＣＭＯＳＦＥＴが得られる。
ここで、第２の実施の形態の製造工程において、Ｐｏｌｙ−Ｓｉ及び拡散層１１５、１１６の形成時の熱処理により、Ｎチャネル領域１０５のランタン酸化膜１５０を構成するＬａは、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に拡散する。そして、最終的な構造としては、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９'（またはＬａ添加ＳｉＯＮ膜）が形成されることになる。
【００６４】
一方、Ｐチャネル領域１０４においては、同様の熱処理により、Ｐチャネル領域１０４のランタン酸化膜１５０を構成するＬａは、高誘電率ゲート絶縁膜１０８'表面に形成されたＳｉＯ２膜１６０（またはＳｉＯＮ膜）の一部（下層）と反応して、Ｌａ添加ＳｉＯ２膜１０９''（またはＬａ添加ＳｉＯＮ膜）が形成される。また、高誘電率ゲート絶縁膜１０８'は窒素濃度が高いため、上記Ｌａは高誘電率ゲート絶縁膜１０８'中へ拡散することが抑制される。これにより、Ｌａは、高誘電率ゲート絶縁膜１０８'中に拡散せず、高誘電率ゲート絶縁膜１０８'上に残る。また、ランタン酸化膜１５０と反応しなかったＳｉＯ２膜１６０（ＳｉＯＮ膜）残りの一部（上層）はＳｉＯ２膜１６０'（またはＳｉＯＮ膜）として残る。
【００６５】
第２の実施の形態のＣＭＯＳＦＥＴにおいては、Ｐチャネル領域１０４側ではＴｉＮ電極（ＴｉＮ膜１１０）と高誘電率ゲート絶縁膜１０８'との間のみに、Ｌａ添加ＳｉＯ２膜１０９''（Ｌａ添加ＳｉＯＮ膜）が存在し、かつ高誘電率ゲート絶縁膜１０８'とシリコン基板１０１との間には、Ｌａ添加ＳｉＯ２膜１０９''（Ｌａ添加ＳｉＯＮ膜）が存在しない。一方、Ｎチャネル領域１０５側では高誘電率ゲート絶縁膜１０８とシリコン基板１０１の間に、Ｌａ添加ＳｉＯ２膜１０９'（またはＬａ添加ＳｉＯＮ膜）が存在する。これにより、Ｐ及びＮチャネル領域において、同じ種類の仕事関数調整用元素を用いる場合であっても、ＴｉＮ電極の実効仕事関数を反対向きに変化させる電気双極子が形成される。したがって、第２の実施の形態においては、一種類の仕事関数変調元素のゲートスタック中の位置を制御することにより、Ｐチャネル領域１０４およびＮチャネル領域１０５でのＶｔｈの作りわけを行うことが出来る。
【００６６】
また、第２の実施の形態では、仕事関数調整用元素含有金属膜（例えばランタン酸化膜１５０）を形成する工程や、ランタン酸化膜１５０中のＬａを拡散する工程を、Ｐチャネル領域１０４およびＮチャネル領域１０５で共通（同じ）とすることができる。これにより、工程の簡略化や低コスト化が実現できる。なお、第２の実施の形態は第１の実施の形態と同様の効果が得られる。
なお、Ｌａ添加ＳｉＯ２膜１０９'、１０９''等の第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成するための熱処理は、ランタン酸化膜（第１仕事関数調整用元素を含有する金属膜）の形成後に行われる熱処理であれば、とくにタイミングは限定されるものではない。また、Ｌａ添加ＳｉＯ２膜１０９'、１０９''を形成することを目的とする最適化された熱処理を別途付加することもできる。
【００６７】
（第３の実施の形態）
図２５は、第３の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
第３の実施の形態は、Ａｌ等の通常Ｐ型トランジスタに用いる第２仕事関数調整用元素を使用している点、及び第２仕事関数調整用元素含有金属膜の積層位置を適切に変更している点を除いて、第１の実施の形態と同様である。
以下、第３の実施の形態の半導体装置４００について説明する。ただし、第１の実施の形態と共通する点については適宜説明を省略する。
本実施の形態の半導体装置４００は、基板（シリコン基板１０１）と、同一のシリコン基板１０１上に設けられたＮチャネル型ＭＩＳトランジスタ（Ｎ型トランジスタ２００）およびＰチャネル型ＭＩＳトランジスタ（Ｐ型トランジスタ２０２）と、を備える。Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたゲート電極（ＴｉＮ膜１１０）と、を共通して有している。Ｐ型トランジスタ２０２は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）を有している。一方、Ｎ型トランジスタ２００は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）の間に、Ｐ型トランジスタ２０２と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）を有する。つまり、本実施の形態の半導体装置４００において、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とゲート電極（ＴｉＮ膜１１０）との間に、Ａｌを含む第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）を有する。本実施の形態においては、Ｐチャネル領域１０４とＮチャネル領域１０５とには、同種かつ１個の第２仕事関数調整用元素が使用されている。
【００６８】
ここで、本発明者が検討した結果、仕事関数調整用元素の導入位置や存在状態を適宜選択することにより、Ｐ型トランジスタ２０２用の第１仕事関数調整用元素を用いて、Ｎ型トランジスタ２００の実効仕事関数の変調幅を減少可能であることが判明した。したがって、
Ｎチャネル領域１０５上の高誘電率ゲート絶縁膜１０８の表面にＡｌなど従来ＰＭＯＳ用仕事関数調整元素を添加したＳｉＯ２膜もしくはＳｉＯＮ膜を形成し、且つ、Ｐチャネル領域１０４上の高誘電率ゲート絶縁膜１０８とシリコン基板１０１との界面にＡｌなど従来ＰＭＯＳ用仕事関数調整元素を添加したＳｉＯ２膜もしくはＳｉＯＮ膜を形成するという構成を採用するにより、Ｎチャネル領域１０５上のゲート電極の実効仕事関数を減少させる界面双極子を形成しつつ、Ｐチャネル領域１０４上のゲート電極の実効仕事関数を増加させる界面双極子を形成することができる。
【００６９】
次に、第３の実施の形態の製造方法について説明する。
図１８〜図２４は第１の実施形態の半導体装置の製造方法を説明するための断面図であり、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
本実施の形態の半導体装置の製造方法は、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）上のうち、Ｐチャネル領域１０４上に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ｂ）、Ｈｆを含む高誘電率ゲート絶縁膜高誘電率ゲート絶縁膜１０８、及びゲート電極（ＴｉＮ膜１１０）を形成するとともに、基板上のうち、Ｎチャネル領域１０５上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８、Ｐチャネル領域と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９ａ）、及びゲート電極（Ｓｉ膜１１１）を形成する工程を含む工程を含む。すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｐチャネル領域１０４上に第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、Ｈｆを含む高誘電率ゲート絶縁膜１０８を形成する。次いで、Ｎチャネル領域１０５上の高誘電率ゲート絶縁膜１０８上に、Ｐチャネル領域１０４と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上及びＰチャネル領域１０４上に、それぞれゲート電極（ＴｉＮ膜１１０）を形成する。この半導体装置の製造方法は、Ｎチャネル領域１０５上の高誘電率ゲート絶縁膜１０８上に、Ａｌを含む第２仕事関数調整用元素を含有する膜およびシリコン酸化膜またはシリコン酸窒化膜を形成する工程を含む。
【００７０】
まず、図１８に示すように、周知の方法により、シリコン基板１０１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１０２を形成する。続いて、素子分離領域１０２の間に形成される素子領域のシリコン基板１０１の表面に犠牲酸化膜１０３を成長させる。
【００７１】
続いて、Ｎチャネル領域１０５に対してはボロンを注入し、Ｐチャネル領域１０４に対してはリンまたはヒ素をイオン注入する。このイオン注入により、犠牲酸化膜１０３を介してシリコン基板１０１の表面近傍にイオンが注入される。続いて、例えばＮＨ４Ｆ水溶液または希フッ酸を用いて、犠牲酸化膜１０３を除去する。
【００７２】
続いて、図１９に示すように、Ｐチャネル領域１０４上に選択的に、シリコン酸化膜（ケミカルＳｉＯ２膜）またはシリコン酸窒化膜（ＳｉＯＮ膜）を形成する。本実施の形態では、シリコン酸化膜である。シリコン酸化膜は、熱酸化により形成することができる。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、このシリコン酸化膜上に、ＰＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ａｌ２Ｏ３（アルミ酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｐチャネル領域１０４のシリコン基板１０１上に、Ａｌ添加ＳｉＯ２膜１２９ａを形成する。この後、余剰のＡｌ２Ｏ３を除去する。
【００７３】
次いで、図２０に示すように、図３と同様にして、Ａｌ添加ＳｉＯ２膜１２９ａ上に高誘電率ゲート絶縁膜１０８を構成する。
【００７４】
ここで、高誘電率ゲート絶縁膜１０８上に不図示のレジストパターンを形成して、Ｎチャネル領域１０５側の高誘電率ゲート絶縁膜１０８に窒素プラズマ照射もしくは窒素イオン注入などによって窒素添加を行ってもよい。これにより、Ｎチャネル領域１０５側の高誘電率ゲート絶縁膜１０８の窒素濃度を、Ｐチャネル領域１０４と比較して高くすることができる。その後、レジストを剥離する。本実施の形態において、濃度は、原子濃度とすることができる。
【００７５】
続いて、図２１に示すように、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上に、選択的に、シリコン酸化膜またはシリコン酸窒化膜を形成する。本実施の形態では、シリコン酸化膜を用いる。引き続き、ＣＶＤ法またはＰＶＤ法を用いて、このシリコン酸化膜上に、ＰＭＯＳ用の仕事関数調整用元素を含む金属膜を形成する。本実施の形態では、金属膜として、Ａｌ２Ｏ３（アルミ酸化膜）を用いる。引き続き、この金属膜に対して熱処理を行う。これにより、仕事関数調整用元素をシリコン酸化膜中に拡散させる。このようにして、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８上に、Ａｌ添加ＳｉＯ２膜１２９ｂを形成する。この後、余剰のＡｌ２Ｏ３を除去する。
【００７６】
続いて、図２２に示すように、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上およびＮチャネル領域１０５のＬａ添加ＳｉＯ２膜１０９ｂ上に、ＴｉＮ膜１１０を形成する。
【００７７】
続いて、図２３に示すように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図２４のように、ハードマスク（図示せず）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工する。さらに、その下層のＡｌ添加ＳｉＯ２膜１２９ａ、Ａｌ添加ＳｉＯ２膜１２９ｂ、高誘電率ゲート絶縁膜１０８をゲート形状にエッチングする。
【００７８】
続いて、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、オフセットスペーサ（不図示）を形成する。オフセットスペーサは、たとえばシリコン酸化膜またはシリコン酸窒化膜により構成することができる。さらに、シリコン基板１０１上の全面にたとえばＣＶＤ法で絶縁膜を堆積し、当該絶縁膜をＲＩＥ法を用いてエッチングすることにより、サイドウォールスペーサを形成する、サイドウォールスペーサは、シリコン酸窒化膜またはシリコン酸化膜により構成することができる。
【００７９】
続いて、Ｎチャネル領域１０５を覆うレジスト（不図示）をマスクとして、Ｐチャネル領域１０４にＢをイオン注入してＰ型ソースドレイン拡散層１１３を形成し、レジストを除去する。同様に、Ｐチャネル領域１０４を覆うレジスト（不図示）をマスクとして、Ｎチャネル領域１０５にＰまたはＡｓをイオン注入してＮ型ソースドレイン拡散層１１４を形成し、レジストを除去する。その後、熱処理を行う。
【００８０】
次いで、図示しないサイドウォールスペーサを除去し、その後、レジスト（不図示）をマスクに用いてＢをＰチャネル領域１０４にイオン注入し、Ｐ型エクステンション拡散層１１５を形成し、レジストを除去する。同様に、レジスト（不図示）をマスクに用いてＰまたはＡｓをＮチャネル領域１０５にイオン注入し、Ｎ型エクステンション拡散層１１６を形成する。この後、熱処理を行う。
【００８１】
なお、Ａｌ添加ＳｉＯ２膜１２９ｂを形成するための熱処理は、ランタン酸化膜の形成後に行われる熱処理であれば、とくに限定されるものではない。また、Ａｌ添加ＳｉＯ２膜１２９ｂを形成することを目的とする最適化された熱処理を別途付加することもできる。
【００８２】
ＣＶＤ法およびＲＩＥ法を用いて、オフセットスペーサ１１８（ＳｉＯ２膜）とサイドウォールスペーサ１１９（シリコン酸窒化膜）からなる２層のサイドウォールスペーサを形成する。周知のサリサイドプロセスにより、Ｐ型ソースドレイン拡散層１１３、Ｎ型ソースドレイン拡散層１１４およびＳｉ膜１１１の表面にシリサイド膜１２０を自己整合的に形成する。これにより、図２５に示す、本実施の形態の半導体装置４００が得られる。その結果、図８のように、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２において、シリサイド／Ｓｉ／メタルゲート／の積層構造を有するゲート電極が形成される。
【００８３】
この後は、従来のトランジスタで用いられているように、層間絶縁膜の形成、コンタクトホールの開口および埋め込み、配線形成等を行うことによって、ＣＭＯＳＦＥＴを備えた半導体集積回路を形成することができる。
【００８４】
本実施の形態では、Ａｌなどの仕事関数調整用元素を添加したシリコン酸化膜またはシリコン酸窒化膜の挿入位置を、Ｐ型トランジスタ２０２とＮ型トランジスタ２００とで変更することにより、同一種類の仕事関数調整用元素を用いて、Ｐ型トランジスタ２０２の実効仕事関数を増大させつつ、Ｎ型トランジスタ２００の実効仕事関数を低減させることができる。つまり、Ａｌ添加ＳｉＯ２膜を、Ｎ型トランジスタ２００ではＴｉＮ膜１１０（ゲート電極）と高誘電率ゲート絶縁膜１０８との界面に、Ｐ型トランジスタ２０２では高誘電率ゲート絶縁膜１０８と基板（シリコン基板１０１）との界面に、挿入することにより、Ｎ／ＰＭＯＳ領域でＶｔｈの作りわけを行うことが出来る。したがって、本実施の形態によれば、Ｐチャネル領域１０４及びＮチャネル領域１０５において、同種かつ一個の仕事関数調整用元素を用い、その挿入位置を変更することにより、Ｐ型トランジスタ２０２とＮ型トランジスタ２００を作り分けることができる。したがって、工程の簡略化および低コスト化を実現することができるので、生産性を向上させることができる。
【００８５】
＜第４の実施の形態＞
次に、第４の実施の形態の半導体装置について説明する。
図３４は、第４の実施の形態の半導体装置の断面図を示す。本図は、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
第４の実施の形態の半導体装置４００は、Ｐ型トランジスタ２０２およびＮ型トランジスタ２００を備える。Ｎ型トランジスタ２００は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８'と、高誘電率ゲート絶縁膜１０８'上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらの高誘電率ゲート絶縁膜１０８'とＴｉＮ膜１１０との間には、Ａｌ添加ＳｉＯ２膜１２９''およびＳｉＯ２膜１６０'がこの順番で形成されている。
【００８６】
一方、Ｐ型トランジスタ２０２は、シリコン基板１０１上に形成されたシリコン酸化膜１０７と、シリコン酸化膜１０７上に形成された高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に形成されたＴｉＮ膜１１０およびシリサイド膜１２０を備える。そして、これらのシリコン基板１０１上のシリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ａｌ添加ＳｉＯ２膜１２９'が形成されている。
【００８７】
次に、第４の実施の形態の半導体装置の製造方法について説明する。
図２６〜図３３は、第４の実施形態の半導体装置を説明するための断面図である。
第４の実施の形態の半導体装置５００は、仕事関数調整用元素の拡散工程が、Ｐチャネル領域１０４およびＮチャネル領域１０５で同時である点以外は、第３の実施の形態と同様である。つまり、第４の実施の形態の半導体装置５００の製造方法は、次の工程を含む。すなわち、まず、Ｎチャネル領域１０５およびＰチャネル領域１０４を有する基板（シリコン基板１０１）のうち、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、シリコン酸化膜１０７またはシリコン酸窒化膜を形成する。次いで、Ｎチャネル領域１０５上かつＰチャネル領域１０４上に、高誘電率ゲート絶縁膜１０８を形成する。次いで、レジストマスク１３０のパターンを用いて、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８に選択的に、第２仕事関数調整用元素の拡散を抑制する元素を選択的に導入する。次いで、Ｎチャネル領域１０５およびＰチャネル領域１０４の高誘電率ゲート絶縁膜１０８上に、仕事関数調整用元素を含有する膜（Ａｌ２０３酸化膜１５１）を形成する。次いで、Ｎチャネル領域１０５のＡｌ２０３酸化膜１５１上にシリコン酸化膜（ＳｉＯ２膜１６０）またはシリコン酸窒化膜を形成する。次いで、熱処理を行う。次いで、Ｐチャネル領域１０４上およびＮチャネル領域１０５上、ゲート電極（ＴｉＮ膜１１０）を形成する。次いで、熱処理を行う。また、本実施の形態で得られた半導体装置５００においては、Ｐチャネル領域１０４において、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９'）が形成されており、かつＮチャネル領域１０５において、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜（Ａｌ添加ＳｉＯ２膜１２９''）が形成されている。
【００８８】
まず、図２６に示す工程により、Ｐチャネル領域１０４およびＮチャネル領域１０５を形成する。この後、図２６に示すように、Ｐチャネル領域１０４およびＮチャネル領域１０５のシリコン基板１０１上に、シリコン酸化膜１０７（ケミカルＳｉＯ２膜）を形成する。シリコン酸化膜１０７は、上述の形成方法と同様にする。また、シリコン酸化膜１０７に代えて、シリコン酸窒化膜を用いてもよい。
【００８９】
続いて、ＭＯＣＶＤ法を用いて、不図示のＨｆＳｉＯ膜（ハフニウム珪酸化膜）をシリコン酸化膜１０７の全面に形成する。このＨｆＳｉＯ膜に対して、窒素雰囲気中でプラズマ処理した後に熱処理を行う。これにより、ＨｆＳｉＯ膜を改質して、高誘電率ゲート絶縁膜１０８（ＨｆＳｉＯＮ膜）を構成する（図２７）。
【００９０】
続いて、図２８のように、Ｎチャネル領域１０５を露出するレジストマスク１３０のパターンを形成する。次いで、このＰチャネル領域１０４を覆うレジストマスク１３０をマスクとして、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８に対して、窒素プラズマ１４０照射もしくは窒素イオン注入等を行うことにより、窒素が添加した高誘電率ゲート絶縁膜１０８'に改質する。このようにして、Ｎチャネル領域１０５の高誘電率ゲート絶縁膜１０８'は、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８の窒素濃度より高くできる。その後、レジスト１３０を剥離する。
【００９１】
続いて、図２９に示すように、Ｐチャネル領域１０４の高誘電率ゲート絶縁膜１０８上およびＮチャネル領域１０５の高誘電率ゲート絶縁膜１０８'上の全面に、Ａｌ２０３酸化膜１５１（仕事関数調整用元素含有金属酸化膜）を堆積する。つまり、同一工程で、Ａｌ２０３酸化膜１５１をＰチャネル領域１０４およびＮチャネル領域１０５に形成する。Ａｌ２０３酸化膜１５１は、例えばＰＶＤ法で形成する。このＡｌ２０３酸化膜１５１の膜厚は、例えば１ｎｍ以下とする。
【００９２】
続いて、図３０のように、Ｎチャネル領域１０５のランタン酸化膜１５０上のみ選択的に、ＳｉＯ２膜１６０を形成する。ＳｉＯ２膜１６０はＰＶＤ法またはＣＶＤ法を用いて形成する。また、ＳｉＯ２膜１６０の膜厚は１ｎｍ以下とする。ここで、ＳｉＯ２膜１６０に代えて、ＳｉＯＮ膜を用いてもよい。
【００９３】
続いて、図３１に示すように、Ｎチャネル領域１０５のＳｉＯ２膜１６０上および、Ｐチャネル領域１０４のＡｌ２０３酸化膜１５１上に、ＴｉＮ膜１１０を形成する。ＴｉＮ膜１１０は、たとえばＴｉＮターゲットを用いた反応性スパッタ法、Ｔｉターゲットを用いたスパッタリング時に窒素を導入してＴｉＮを形成する反応性スパッタ法、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。
【００９４】
続いて、図３２のように、ＴｉＮ膜１１０上の全面にＳｉ膜１１１を形成する。続いて、図３３のように、ハードマスク（図示しない）を用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ加工する。さらに、その下層のＡｌ２０３酸化膜１５１、高誘電率ゲート絶縁膜１０８、１０８'およびシリコン酸化膜１０７、ＳｉＯ２膜１６０をエッチングする。
【００９５】
この後、図２５と同様な工程により、図３４のようなＣＭＯＳＦＥＴが得られる。
ここで、第２の実施の形態の製造工程において、Ｐｏｌｙ−Ｓｉ及び拡散層１１５、１１６の形成時の熱処理により、Ｎチャネル領域１０５のランタン酸化膜１５０を構成するＬａは、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に拡散する。そして、最終的な構造としては、シリコン酸化膜１０７と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９'（またはＬａ添加ＳｉＯＮ膜）が形成されることになる。
【００９６】
一方、Ｎチャネル領域１０５においては、同様の熱処理により、Ｎチャネル領域１０５のＡｌ２０３酸化膜１５１を構成するＡｌは、高誘電率ゲート絶縁膜１０８'表面に形成されたＳｉＯ２膜１６０（またはＳｉＯＮ膜）の一部（下層）と反応して、Ａｌ添加ＳｉＯ２膜１２９''（またはＡｌ添加ＳｉＯＮ膜）が形成される。また、高誘電率ゲート絶縁膜１０８'は窒素濃度が高いため、上記Ａｌは高誘電率ゲート絶縁膜１０８'中へ拡散することが抑制される。これにより、Ａｌは、高誘電率ゲート絶縁膜１０８'中に拡散せず、高誘電率ゲート絶縁膜１０８'上に残る。また、Ａｌ２０３酸化膜１５１と反応しなかったＳｉＯ２膜１６０（ＳｉＯＮ膜）残りの一部（上層）はＳｉＯ２膜１６０'（またはＳｉＯＮ膜）として残る。
【００９７】
第４の実施の形態のＣＭＯＳＦＥＴにおいては、Ｎチャネル領域１０５側ではＴｉＮ電極（ＴｉＮ膜１１０）と高誘電率ゲート絶縁膜１０８'との間のみに、Ａｌ添加ＳｉＯ２膜１２９''（Ａｌ添加ＳｉＯＮ膜）が存在し、かつ高誘電率ゲート絶縁膜１０８'とシリコン基板１０１との間には、Ａｌ添加ＳｉＯ２膜１２９''（Ａｌ添加ＳｉＯＮ膜）が存在しない。一方、Ｐチャネル領域１０４側では高誘電率ゲート絶縁膜１０８とシリコン基板１０１の間に、Ａｌ添加ＳｉＯ２膜１２９'（またはＡｌ添加ＳｉＯＮ膜）が存在する。これにより、Ｐ及びＮチャネル領域において、同じ種類の仕事関数調整用元素を用いる場合であっても、ＴｉＮ電極の実効仕事関数を反対向きに変化させる電気双極子が形成される。したがって、第４の実施の形態においては、一種類の仕事関数変調元素のゲートスタック中の位置を制御することにより、Ｐチャネル領域１０４およびＮチャネル領域１０５でのＶｔｈの作りわけを行うことが出来る。
【００９８】
また、第４の実施の形態では、仕事関数調整用元素含有金属膜（例えば、Ａｌ２０３酸化膜１５１）を形成する工程や、Ａｌ２０３酸化膜１５１中のＡｌを拡散する工程を、Ｐチャネル領域１０４およびＮチャネル領域１０５で共通（同じ）とすることができる。これにより、工程の簡略化や低コスト化が実現できる。なお、第４の実施の形態は第３の実施の形態と同様の効果が得られる。
【００９９】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ソース／ドレイン拡散を形成した後に、サイドウォールスペーサを除去してエクステンション拡散層を形成したが、オフセットスペーサの形成直後にエクステンション拡散層を形成し、その後、サイドウオールスペーサを形成してからソース／ドレイン拡散層を形成しても構わない。
【０１００】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０１】
１００ 半導体装置
３００ 半導体装置
４００ 半導体装置
５００ 半導体装置
１０１ シリコン基板
１０２ 素予分離領域
１０３ 犠牲酸化膜
１０４ Ｐチャネル領域
１０５ Ｎチャネル領域
１０７ シリコン酸化膜
１０８、１０８' 高誘電率ゲート絶縁膜
１０９ａ、１０９ｂ Ｌａ添加ＳｉＯ２膜
１２９ａ、１２９ｂ Ａｌ添加ＳｉＯ２膜
１０９'、１０９'' Ｌａ添加ＳｉＯ２膜
１２９'、１２９'' Ｌａ添加ＳｉＯ２膜
１１０ ＴｉＮ膜
１１１ Ｓｉ膜
１１３ Ｐ型ソースドレイン拡散層
１１４ Ｎ型ソースドレイン拡散層
１１５ Ｐ型エクステンション拡散層
１１６ Ｎ型エクステンション拡散層
１１８ オフセットスペーサ
１１９ サイドウォールスペーサ
１２０ シリサイド膜
１３０ レジストマスク
１４０ 窒素プラズマ
１５０ ランタン酸化膜
１５１ Ａｌ２０３酸化膜
１６０、１６０' ＳｉＯ２膜
２００ Ｎ型トランジスタ
２０２ Ｐ型トランジスタ
【特許請求の範囲】
【請求項１】
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｎチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｎチャネル型ＭＩＳトランジスタと同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１仕事関数調整用元素はＬａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む、半導体装置。
【請求項３】
基板と、
前記基板上に設けられたＰチャネル型ＭＩＳトランジスタ、を備え、
前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極との間に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の請求項において、
前記高誘電率ゲート絶縁膜は、前記第１仕事関数調整用元素の拡散を抑制する元素を含む、半導体装置。
【請求項５】
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｎチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｐチャネル型ＭＩＳトランジスタと同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２仕事関数調整用元素はＡｌを含む、半導体装置。
【請求項７】
請求項５または６に記載の請求項において、
前記高誘電率ゲート絶縁膜は、前記第２仕事関数調整用元素の拡散を抑制する元素を含む、半導体装置。
【請求項８】
請求項４または７に記載の半導体装置において、
拡散を抑制する前記元素は窒素である、半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜はＨｆＳｉＯＮ膜またはＨｆＯＮ膜である、半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置において、
前記ゲート電極がＴｉＮ層を有する、半導体装置。
【請求項１１】
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｎチャネル領域上に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｐチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｎチャネル領域と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｎチャネル領域上に前記第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、前記Ｈｆを含む高誘電率ゲート絶縁膜を形成する工程と、
前記Ｐチャネル領域上の前記高誘電率ゲート絶縁膜上に、前記Ｎチャネル領域と同じ前記第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
Ｎチャネル領域上かつＰチャネル領域上に、前記ゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、シリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、高誘電率ゲート絶縁膜を形成する工程と、
レジストパターンを用いて、前記Ｐチャネル領域の前記高誘電率ゲート絶縁膜に選択的に、前記第１仕事関数調整用元素の拡散を抑制する元素を選択的に導入する工程と、
前記Ｎチャネル領域および前記Ｐチャネル領域の前記高誘電率ゲート絶縁膜上に、前記第１仕事関数調整用元素を含有する膜を形成する工程と、
前記Ｐチャネル領域の前記第１仕事関数調整用元素を含有する前記膜上に、前記シリコン酸化膜または前記シリコン酸窒化膜を形成する工程と、
熱処理を行う工程と、
前記Ｎチャネル領域上および前記Ｐチャネル領域上にゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１４】
請求項１１から１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１仕事関数調整用元素はＬａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。
【請求項１５】
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｐチャネル領域上に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｎチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｐチャネル領域と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｐチャネル領域上に前記第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、前記Ｈｆを含む高誘電率ゲート絶縁膜を形成する工程と、
前記Ｎチャネル領域上の前記高誘電率ゲート絶縁膜上に、前記Ｐチャネル領域と同じ前記第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
Ｎチャネル領域上かつＰチャネル領域上に、前記ゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、シリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、高誘電率ゲート絶縁膜を形成する工程と、
レジストパターンを用いて、前記Ｎチャネル領域の前記高誘電率ゲート絶縁膜に選択的に、前記第２仕事関数調整用元素の拡散を抑制する元素を選択的に導入する工程と、
前記Ｎチャネル領域および前記Ｐチャネル領域の前記高誘電率ゲート絶縁膜上に、前記第２仕事関数調整用元素を含有する膜を形成する工程と、
前記Ｎチャネル領域の前記第２仕事関数調整用元素を含有する前記膜上に、前記シリコン酸化膜または前記シリコン酸窒化膜を形成する工程と、
熱処理を行う工程と、
前記Ｎチャネル領域上および前記Ｐチャネル領域上にゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１８】
請求項１５から１７のいずれか１項に記載の半導体装置の製造方法において、
前記第２仕事関数調整用元素はＡｌを含む、半導体装置の製造方法。
【請求項１９】
請求項１３または１７に記載の半導体装置の製造方法において、
拡散を抑制する前記元素は窒素である、半導体装置の製造方法。
【請求項２０】
請求項１１から１９のいずれか１項に記載の半導体装置の製造方法において、
前記高誘電率ゲート絶縁膜はＨｆＳｉＯＮ膜またはＨｆＯＮ膜である、半導体装置の製造方法。
【請求項２１】
請求項１１から２０のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極がＴｉＮ層を有する、半導体装置の製造方法。
【請求項２２】
請求項１３または１７に記載の半導体装置の製造方法において、
拡散を抑制する前記元素を選択的に導入する前記工程は、プラズマ照射またはイオン注入により行う、半導体装置の製造方法。
【請求項１】
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｎチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｎチャネル型ＭＩＳトランジスタと同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１仕事関数調整用元素はＬａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む、半導体装置。
【請求項３】
基板と、
前記基板上に設けられたＰチャネル型ＭＩＳトランジスタ、を備え、
前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極との間に、Ｌａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の請求項において、
前記高誘電率ゲート絶縁膜は、前記第１仕事関数調整用元素の拡散を抑制する元素を含む、半導体装置。
【請求項５】
基板と、
同一の前記基板上に設けられたＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタと、を備え、
前記Ｎチャネル型ＭＩＳトランジスタおよび前記Ｐチャネル型ＭＩＳトランジスタは、Ｈｆを含む高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に設けられたゲート電極と、を有しており、
前記Ｐチャネル型ＭＩＳトランジスタは、前記基板と前記高誘電率ゲート絶縁膜との間に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有しており、かつ、前記Ｎチャネル型ＭＩＳトランジスタは、前記高誘電率ゲート絶縁膜と前記ゲート電極の間に、前記Ｐチャネル型ＭＩＳトランジスタと同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を有する、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２仕事関数調整用元素はＡｌを含む、半導体装置。
【請求項７】
請求項５または６に記載の請求項において、
前記高誘電率ゲート絶縁膜は、前記第２仕事関数調整用元素の拡散を抑制する元素を含む、半導体装置。
【請求項８】
請求項４または７に記載の半導体装置において、
拡散を抑制する前記元素は窒素である、半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜はＨｆＳｉＯＮ膜またはＨｆＯＮ膜である、半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置において、
前記ゲート電極がＴｉＮ層を有する、半導体装置。
【請求項１１】
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｎチャネル領域上に、第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｐチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｎチャネル領域と同じ第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｎチャネル領域上に前記第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、前記Ｈｆを含む高誘電率ゲート絶縁膜を形成する工程と、
前記Ｐチャネル領域上の前記高誘電率ゲート絶縁膜上に、前記Ｎチャネル領域と同じ前記第１仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
Ｎチャネル領域上かつＰチャネル領域上に、前記ゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、シリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、高誘電率ゲート絶縁膜を形成する工程と、
レジストパターンを用いて、前記Ｐチャネル領域の前記高誘電率ゲート絶縁膜に選択的に、前記第１仕事関数調整用元素の拡散を抑制する元素を選択的に導入する工程と、
前記Ｎチャネル領域および前記Ｐチャネル領域の前記高誘電率ゲート絶縁膜上に、前記第１仕事関数調整用元素を含有する膜を形成する工程と、
前記Ｐチャネル領域の前記第１仕事関数調整用元素を含有する前記膜上に、前記シリコン酸化膜または前記シリコン酸窒化膜を形成する工程と、
熱処理を行う工程と、
前記Ｎチャネル領域上および前記Ｐチャネル領域上にゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１４】
請求項１１から１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１仕事関数調整用元素はＬａ、Ｙ、Ｍｇからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。
【請求項１５】
Ｎチャネル領域およびＰチャネル領域を有する基板上のうち、前記Ｐチャネル領域上に、第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、Ｈｆを含む高誘電率ゲート絶縁膜、及びゲート電極を形成するとともに、前記基板上のうち、前記Ｎチャネル領域上に、Ｈｆを含む高誘電率ゲート絶縁膜、前記Ｐチャネル領域と同じ第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜、及びゲート電極を形成する工程を含む、半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｐチャネル領域上に前記第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、前記Ｈｆを含む高誘電率ゲート絶縁膜を形成する工程と、
前記Ｎチャネル領域上の前記高誘電率ゲート絶縁膜上に、前記Ｐチャネル領域と同じ前記第２仕事関数調整用元素を含有するシリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
Ｎチャネル領域上かつＰチャネル領域上に、前記ゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記工程は、
前記Ｎチャネル領域および前記Ｐチャネル領域を有する前記基板上のうち、前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、シリコン酸化膜またはシリコン酸窒化膜を形成する工程と、
前記Ｎチャネル領域上かつ前記Ｐチャネル領域上に、高誘電率ゲート絶縁膜を形成する工程と、
レジストパターンを用いて、前記Ｎチャネル領域の前記高誘電率ゲート絶縁膜に選択的に、前記第２仕事関数調整用元素の拡散を抑制する元素を選択的に導入する工程と、
前記Ｎチャネル領域および前記Ｐチャネル領域の前記高誘電率ゲート絶縁膜上に、前記第２仕事関数調整用元素を含有する膜を形成する工程と、
前記Ｎチャネル領域の前記第２仕事関数調整用元素を含有する前記膜上に、前記シリコン酸化膜または前記シリコン酸窒化膜を形成する工程と、
熱処理を行う工程と、
前記Ｎチャネル領域上および前記Ｐチャネル領域上にゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１８】
請求項１５から１７のいずれか１項に記載の半導体装置の製造方法において、
前記第２仕事関数調整用元素はＡｌを含む、半導体装置の製造方法。
【請求項１９】
請求項１３または１７に記載の半導体装置の製造方法において、
拡散を抑制する前記元素は窒素である、半導体装置の製造方法。
【請求項２０】
請求項１１から１９のいずれか１項に記載の半導体装置の製造方法において、
前記高誘電率ゲート絶縁膜はＨｆＳｉＯＮ膜またはＨｆＯＮ膜である、半導体装置の製造方法。
【請求項２１】
請求項１１から２０のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極がＴｉＮ層を有する、半導体装置の製造方法。
【請求項２２】
請求項１３または１７に記載の半導体装置の製造方法において、
拡散を抑制する前記元素を選択的に導入する前記工程は、プラズマ照射またはイオン注入により行う、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１２−５４５３１（Ｐ２０１２−５４５３１Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１１−７６７８７（Ｐ２０１１−７６７８７）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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