【課題】High-kゲート絶縁膜を用いたＭＯＳＦＥＴにおいて、信頼性劣化、チャネル移動度低下及びＥＯＴの増加を抑制する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０１上に、シリコン酸化物を含む第１絶縁層１０４を形成する工程（ａ）と、第１絶縁層１０４上に第１金属層１０５を形成する工程（ｂ）と、第１金属層１０５上にゲート電極１０８を形成する工程（ｃ）とを備える。第１絶縁層１０４及び第１金属層１０５からゲート絶縁膜を形成する。 （もっと読む）

【課題】半導体基板へのリーク電流が少ないＭＯＳ構造をダイオードとして用いる半導体装置を提供する。
【解決手段】電界効果トランジスタと、抵抗素子２０と、を備える。前記抵抗素子は、前記電界効果トランジスタのバックゲート電極２４と一方のソース・ドレイン領域１６との接続点２３と、前記電界効果トランジスタのゲート電極１９との間に接続されている。そして、前記電界効果トランジスタの他方のソース・ドレイン領域１５と前記ゲート電極１９との間に電圧が印加される。 （もっと読む）

【課題】ＭＩＳＦＥＴにおけるＡｖｔ（Ｖｔばらつき）のゲート幅依存性を考慮し、Ｖｔミスマッチ及びＶｔばらつきを低減できるようにする。
【解決手段】半導体装置は、それぞれが半導体基板に形成され、ソースドレインを構成する拡散層２０５及び該拡散層２０５の上に形成されたゲート２０３を有し、且つ互いに並列接続された複数の単位ＭＩＳＦＥＴから構成される複数のＭＩＳＦＥＴ２０１、２０２を含む。ＭＩＳＦＥＴ２０１、２０２同士の間の閾値電圧のばらつきの標準偏差は、各ＭＩＳＦＥＴにおける単位ＭＩＳＦＥＴのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一の面積を有する単一のＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差よりも小さい。 （もっと読む）

【課題】ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。 （もっと読む）

【課題】ＮＭＯＳＦＥＴにＳｉＧｅ層が成長されることを抑制し、かつＰＭＯＳＦＥＴのＳｉＧｅ層の形状不良の発生を抑止する。
【解決手段】半導体装置の製造方法は、半導体基板の第１領域に第１ゲート電極６Ａを形成し、前記半導体基板の第２領域に第２ゲート電極６Ｂを形成し、前記第１ゲート電極の側壁に第１サイドウォール１２Ａを形成し、前記第２ゲート電極の側壁に第２サイドウォール１２Ｂを形成し、前記半導体基板、前記第１ゲート電極、前記第２ゲート電極、前記第１サイドウォール及び前記第２サイドウォールを覆うように酸化膜２０を形成し、前記酸化膜上に、前記第１領域を覆うようにレジストを形成し、前記レジストをマスクとして前記酸化膜２０をエッチングすることにより、前記第２領域の前記酸化膜２０を除去し、前記レジストを除去し、前記半導体基板及び前記第１領域の前記酸化膜２０に対して、塩素を含むガスを用いてプラズマ処理を行う。 （もっと読む）

【課題】メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。
【解決手段】半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加する為の第１、第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々が薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整する為にバイアスされうるバック・コントロール・ゲートを有し、トランジスタのうちの少なくとも１つが閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成される。 （もっと読む）

【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ^＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。 （もっと読む）

【課題】バックゲートを有するＭＯＳを、回路の動作特性に応じて使い分け、幅広い温度範囲にて高速かつ低電力なＬＳＩを実現する。
【解決手段】薄膜埋め込み酸化膜層を持つＦＤ−ＳＯＩを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。 （もっと読む）

【課題】チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリを提供する。
【解決手段】ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。 （もっと読む）

【課題】面積を縮小させることが出来、また歩留まりを向上させる半導体装置及びそれを用いた論理回路を提供すること。
【解決手段】第１トランジスタＴｒ１と第２トランジスタＴｒ２とが形成され、前記第１トランジスタＴｒ１はソース及びドレインとして機能する第１拡散層群１０３と、第１ゲート電極１０２と、第２ゲート電極１０４とを備え、前記第２トランジスタＴｒ２はソース及びドレインとして機能する第２拡散層群２０１と、電荷を蓄積可能な浮遊ゲート２０２と、第３ゲート電極２００とを備え第２ゲート電極２００は、前記第１トランジスタＴｒ１の閾値Ｖｔｈを制御可能とし、この第２ゲート電極１０４の電位は、前記浮遊ゲート２０２が蓄積する電荷量に応じた値である。 （もっと読む）

【課題】閾値電圧の制御性を向上させて形成された複数種類のトランジスタを備える不揮発性記憶装置、および、それに適した製造方法を提供する。
【解決手段】１つの半導体基板２の表面に形成された複数種類のＭＯＳトランジスタを有する不揮発性記憶装置であって、ｎ形のソース領域１４およびドレイン領域１５と、その間の半導体基板２の表面上に設けられたゲート絶縁膜１７と、ゲート電極１８と、ゲート絶縁膜１７の直下に位置し、ｎ形不純物とｐ形不純物との両方を含むチャネル領域４２と、を有するＭＯＳトランジスタ１０と、ｎ形のソース領域２４およびドレイン領域２５と、その間の半導体基板２の表面上に設けられたゲート絶縁膜２７と、ゲート電極２８と、ゲート絶縁膜２７の直下に位置し、ｎ形不純物の濃度プロファイルがチャネル領域４２と同じであるチャネル領域４３と、を有するＭＯＳトランジスタ２０と、を備える。 （もっと読む）

【課題】フィン型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】半導体基板より上に延伸したfinFETの第１および第２のフィン206を、その間にシャロートレンチアイソレーション（STI）領域202、およびSTI領域の上面と第１および第２のフィンの上面との間の距離を有して、形成するステップ、STI領域の上面より上の第１および第２のフィンの上面および側面に第１および第２のフィン延伸部を提供するステップ、STI領域から材料を除去し、STI領域の上面と第１および第２のフィンの上面との間の距離を増加させるステップ、フィンおよびSTI領域上に共形のストレッサ誘電材料214を堆積するステップ、および共形のストレッサ誘電材料をSTI領域の上面より上の第１および第２のフィンの間の空間内に流入するようにリフローし、finFETのチャネルに応力を加えるステップを含む方法。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられ、下部のトランジスタが有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、該ゲート電極層と同一の層の一部を上部のトランジスタのバックゲートとして機能させる。下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタのソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】トランジスタの閾値電圧のバックゲート電圧依存性を低減することができる。
【解決手段】半導体装置１００は、基板（例えば、Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、を有している。更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。 （もっと読む）

【課題】 フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】 フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が小さい半導体装置である。 （もっと読む）

【課題】伝導帯電子チャネルと単一端子応答を有する電界効果トランジスタを提供する。
【解決手段】本発明は、単一端子トランジスタ装置に関する。一具体例において、nチャネルトランジスタは、離散正孔準位H₀を有する第一半導体層と、伝導帯底E_C2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、第一半導体層の上方のゲート誘電層と、ゲート誘電層の上方にあり、ゼロバイアスを加え、n端子特徴を得るために、離散正孔準位H₀が伝導帯底E_c2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、からなる。 （もっと読む）

【課題】リソグラフィーパターン転写に存在する変動性によって発生する問題の解決、ＳＴＩを使用せず、構造を厳密化して空間を節約すること、転写されるべきより規則的かつ緻密な構造の提供。
【解決手段】ＳｅＯＩ基板上に形成された半導体デバイスであり、電界効果トランジスタから形成された行の形で配置されパターンのアレイを備え、電界効果トランジスタのチャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、各行に含まれるソース領域およびドレイン領域も同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域だけ隔てられ、パターンに含まれる少なくとも１つのトランジスタＴ_１〜Ｔ_４がチャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、バック・コントロール・ゲート領域がバイアスされることを可能とする。 （もっと読む）

【課題】様々な入力電圧に対応して高Ｓ／Ｎ特性を実現できるトランスミッションゲートを提供する。
【解決手段】入力電圧Ｖｉｎをドレインから入力され、電圧（Ｖｉｎ−Ｖｓ１）をゲートに入力されるとオンし、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとしてソースから出力するＰＭＯＳトランジスタ１１と、ＰＭＯＳトランジスタ１１と等しいゲート長とゲート幅とゲート酸化膜厚と閾値電圧の絶対値とを有し、入力電圧Ｖｉｎをドレインから入力され、電圧（Ｖｉｎ＋Ｖｓ１）をゲートに入力されるとオンし、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとしてソースから出力するＮＭＯＳトランジスタ１２と、を備える。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）