【課題】リーク電流および閾値を低減させるゲート絶縁膜を提供する。
【解決手段】図１に示すように、半導体基板１上に、ゲート絶縁膜３を形成するゲート絶縁膜形成工程と、ゲート絶縁膜３上に、ゲート電極４を形成するゲート電極形成工程と、を備え、ゲート絶縁膜形成工程は、第１金属の酸化膜あるいは酸窒化膜を、成膜する第１の成膜工程と、第１金属の酸化膜あるいは酸窒化膜上に第２金属または、その酸化物を成膜する第２の成膜工程と、第２金属を第１金属の酸化膜中に拡散させるために熱処理する熱処理工程の３工程を含む。 （もっと読む）

【課題】複雑な工程を経ることなく、通常の半導体製造装置を使用して、低コストで、半導体装置の、低電圧動作、高集積性を実現する。
【解決手段】次の工程（１）〜（５）で半導体装置を製造する。（１）シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して、結晶面を露出させる工程、（２）該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、（３）該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、（４）該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、（５）該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程を有する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】横型二重拡散構造を有する電界効果トランジスタの高集積化を可能とする半導体装置を提供する。
【解決手段】半導体装置１Ｎは、ゲート電極１７の幅方向両側のうちの一方の側で延在するＰ型ボディ領域２０Ｐと、他方の側で延在するＮ型ボディ領域２０Ｎと、その一方の側に形成されてＰ型ボディ領域２０Ｐと接合するＰ型不純物拡散領域３２Ｐと、その他方の側でＰ型不純物拡散領域３２Ｐと対向する位置に形成されてＮ型ボディ領域２０Ｎと接合するＮ型不純物拡散領域３２Ｎと、その一方の側に形成されてＰ型ボディ領域３０Ｎと接合するＮ型不純物拡散領域３１Ｎと、その他方の側でＮ型不純物拡散領域３１Ｎと対向する位置に形成されてＮ型ボディ領域２０Ｎと接合するＰ型不純物拡散領域３１Ｐとを備える。 （もっと読む）

【課題】ターンオン防止付き複合半導体デバイスを提供する。
【解決手段】本明細書は、ターンオン防止制御を有する複合III-窒化物半導体デバイスの種々の実現を開示する。１つの好適な実現では、ノーマリオフ複合半導体デバイスが、ノーマリオンIII-窒化物パワートランジスタ、及びこのノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイスを具えて、ノーマリオフ複合半導体デバイスを形成する。このＬＶデバイスは、ノイズを伴う環境内で、ノイズ電流が、ノーマリオンIII-窒化物パワートランジスタのチャネルを通って流れることを防止することによって、ノーマリオフ複合半導体デバイスに、ターンオン防止制御を与えるように構成されている。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１導電型の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２導電型の不純物層及び第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上に第１のゲート絶縁膜と同じ膜厚の第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１トランジスタ１１及び第２トランジスタ１２を備えている。第１トランジスタ１１は、第１ゲート絶縁膜１３１と、第１ゲート電極１３３とを有し、第２トランジスタ１２は、第２ゲート絶縁膜１３２と、第２ゲート電極１３４とを有している。第１ゲート絶縁膜１３１及び第２ゲート絶縁膜１３２は、第１絶縁層１５１及び第２絶縁層１５２を含む。第１ゲート電極１３３及び第２ゲート電極１３４は、断面凹形の第１導電層１５５及び該第１導電層１５５の上に形成された第２導電層１５６を含む。第１絶縁層１５１及び第２絶縁層１５２は平板状であり、第１ゲート絶縁膜１３１は、仕事関数調整用の第１元素を含んでいる。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】本発明は、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳ形成領域１Ａに有し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳ形成領域１Ｂに有する半導体装置の製造方法であって、ＨｆＯＮ膜５上にＡｌ膜８ａを形成する工程と、Ａｌ膜上にＴｉリッチなＴｉＮ膜７ａを形成する工程と、を有する。さらに、ｎＭＩＳ形成領域１ＢのＴｉＮ膜およびＡｌ膜を除去する工程と、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５上およびｐＭＩＳ形成領域１ＡのＴｉＮ膜７ａ上にＬａ膜８ｂを形成する工程と、Ｌａ膜８ｂ上にＮリッチなＴｉＮ膜７ｂを形成する工程と、熱処理を施す工程とを有する。かかる工程によれば、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜のＮ含有量を少なくでき、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜のＮ含有量を多くできる。よって、ｅＷＦを改善できる。 （もっと読む）

【課題】パワー変換器に於けるシンクロナス整流器として適するＭＯＳＦＥＴスイッチを提供する。
【解決手段】互いに接続されソース及びボディが、ドレンよりはより正の側に高い電圧にバイアスされたＮ−チャネルパワーＭＯＳＦＥＴを製造する。ゲートはスイッチ（１１８４）により制御され、ゲートを、ソース及び当該ＭＯＳＦＥＴのチャネルを完全にオンにするのに十分な電圧（ＶＣＰ）のいずれか一方に選択的に接続する。ゲートがソースに接続されたとき、デバイスは、比較的低い電圧でオンし、従来のＰＮ接合よりは低い導通抵抗を有する「擬似ショットキー」ダイオードとして機能する。ゲートが、前記した正の電圧に接続されたとき、ＭＯＳＦＥＴのチャネルは完全にオンとなる。このＭＯＳＦＥＴスイッチは、電力損及び“break-before-make”時間に於ける蓄積電荷を低減する。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】用途によって異なるしきい値電圧を有するトランジスタを有する半導体装置、及び工程数の増加を抑えた当該半導体装置を製造する方法を提供する。
【解決手段】半導体装置１００は、半導体基板１０１上に形成された第１のゲート絶縁膜１１０ａと、第１のゲート絶縁膜１１０ａ上に形成された第１のゲート電極１０９ａと、第１のゲート絶縁膜１１０ａの側面上及び第１のゲート電極１０９ａの側面上に形成された第１のサイドウォール絶縁膜１４０ａとを有する第１導電型の第１のＭＩＳＦＥＴ１５０を備えている。第１のサイドウォール絶縁膜１４０ａの少なくとも一部には、第１のゲート絶縁膜１１０ａに正または負の固定電荷を誘起するための元素が含まれている。 （もっと読む）

【課題】バンド間トンネリングが横方向に起こる構造を有し、バンド間トンネリングが起こる領域が大きいトンネルトランジスタを備える半導体装置を提供する。
【解決手段】第１上面Ｓ１と、第１上面Ｓ１よりも高さの低い第２上面Ｓ２と、第１上面と第２上面との間に存在する段差側面Ｓ３と、を有する段差が形成された基板。さらに、基板の段差側面Ｓ３と第２上面Ｓ２とに連続して形成されたゲート絶縁膜と、基板の段差側面Ｓ３に形成されたゲート絶縁膜に接するよう、第２上面Ｓ２上にゲート絶縁膜１３１を介して形成されたゲート電極１３２とを備える。さらに、基板内において、第１上面の下方に形成された第１導電型のソース領域１２１と、第２上面の下方に形成された第２導電型のドレイン領域１２２と、段差側面Ｓ３とソース領域１２２との間に形成された第２導電型の側方拡散領域１２３とを備える。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】薄膜の応力を用いて、トランジスタのしきい値電圧を変化させる。
【解決手段】第１のチャネル形成領域を有する第１の半導体層と、第２のチャネル形成領域を有する第２の半導体層に対して、それらの上に形成された薄膜の応力を用いて、トランジスタのしきい値電圧を異ならせることができる。これらを電気的に接続することで、Ｅ／Ｄ ＭＯＳ回路を提供できる。 （もっと読む）

【課題】トランジスタのスイッチング速度を高速化した半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層１０と、半導体層１０の側面１０ａに形成され、第１のゲート絶縁膜２１、第１のゲート電極２２、並びにソース及びドレインとなる２つの第１の不純物層２３，２４を有する第１のトランジスタ２０と、半導体層１０の側面１０ｂに形成され、第２のゲート絶縁膜３１、第２のゲート電極３２、並びにソース及びドレインとなる２つの第２の不純物層３３，３４を有する第２のトランジスタ３０とを具備する。 （もっと読む）

【課題】 ゲート−ソース逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにすることにより、逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作を可能にする。
【解決手段】 低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。 （もっと読む）

【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 （もっと読む）