半導体の製造方法及び半導体装置
【課題】複雑な工程を経ることなく、通常の半導体製造装置を使用して、低コストで、半導体装置の、低電圧動作、高集積性を実現する。
【解決手段】次の工程（１）〜（５）で半導体装置を製造する。（１）シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して、結晶面を露出させる工程、（２）該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、（３）該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、（４）該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、（５）該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程を有する。
【解決手段】次の工程（１）〜（５）で半導体装置を製造する。（１）シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して、結晶面を露出させる工程、（２）該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、（３）該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、（４）該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、（５）該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等、電子デバイスとして使用される半導体の製造方法及びこの製造方法により製造される半導体装置に関し、より具体的には半導体・オン・インシュレーター（以下、「ＳＯＩ」：Semiconductor-On-Insulator）構造の基板を有する半導体装置の製造方法及びＳＯＩ構造を有する半導体装置に関する。
【背景技術】
【０００２】
集積回路に使用される金属・絶縁膜・半導体（Metal-Oxide-Semiconductor：ＭＯＳ）型のトランジスタ（ＭＯＳトランジスタ）は、通常、Ｓｉ結晶基板の表面を利用して製造される。
これはバルクＳｉ−ＭＯＳＦＥＴと呼ばれ、長年にわたって行われてきたトランジスタ製造方法により製造されているが、短チャネル効果を抑制するために、チャネルの不純物を高濃度にする必要がある。
【０００３】
しかし、この高濃度不純物が、トランジスタの特性に大きく影響し、しきい値バラツキという深刻な問題が起きている。将来の集積回路では、省エネを実現するため、１Ｖ以下の低電圧動作が達成目標とされているが、このしきい値バラツキはその大きな障害となっている。
【０００４】
そこで、こうしたしきい値バラツキを低減するため、支持基板の上に絶縁膜を介して半導体層を形成したＳＯＩ構造が注目を集めている。
このＳＯＩ構造の半導体層にトランジスタを作ると、不純物濃度を低く保っていても、短チャネル効果が抑制できるので、しきい値バラツキ問題を軽減できるという大きな長所を有しており、現在、高性能のＣＰＵや、低電圧駆動型のＣＰＵ等に採用されており、将来の集積回路製造に必要な構造として期待されている。
【０００５】
現在主流のＳＯＩ構造は、Ｓｉの支持基板の上に、ＳｉＯ２からなる埋め込み酸化膜層（以下、「BOX」：Buried Oxide）と、その上のＳｉ結晶の薄膜層によって構成されている。これはＳＯＩウェハーとして市販されており、貼り合わせ法（商品名はSmart Cut法）、ＳＩＭＯＸ法、ＥＬＴＲＡＮ法などにより製造されている。いずれの場合もウェハー全面に、均一なＳＯＩ構造を形成する技術に分類される。これらの製造法で形成した場合、通常のＳｉ結晶基板に比べると、ＳＯＩウェハーの価格は１０倍程度と非常に高価なものとなっている。
【０００６】
下記特許文献１には、ソース基板となるゲルマニウム基板の主表面に誘電体層を設け、この基板にハンドル基板を張り合わせることにより、ソース・ハンドル複合物を形成し、ソース基板内に前もって設けられ、主表面に平行な所定分離領域において、基板をソース・ハンドル複合物から取り外すことにより、ゲルマニウム・オン・インシュレータ・ウェハーを製造することが記載されている。
【０００７】
下記特許文献２には、シリコン基板の頂部面に画定された活性領域の頂部面に、単結晶である酸素リッチ型シリコン層を形成し、その上に、シリコンのエピタキシャル層を成長させた後に、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態で酸素リッチ型シリコン層をシリコン酸化物にすることにより、必要な箇所にＳＯＩ領域を形成することが記載されている。
【０００８】
下記特許文献３には、シリコン基板上に酸化膜を形成し、その上に金属Ａｌ層を積層し、γ−Ａl２Ｏ３をエピタキシャル成長させ、その上で、シリコン半導体を積層することが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１４８０６６号公報
【特許文献２】特表２００７−５２０８９１号公報
【特許文献３】特開２０００−２４７７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
最先端技術で製造する高性能集積回路にＳＯＩ構造を適用する場合、BOX層の下の支持基板の中にバックゲート電極を設けて電圧を印加することで、しきい値の電圧を精密に制御する技術が必要になる。バックゲートの電圧を効率的に機能させるためには、BOX層の厚さが薄い方が望ましい。
上記特許文献１〜２に記載された技術では、高品質で薄いBOX層を形成する技術が未だ確立しておらず、工程が非常に複雑でウェハー価格の高騰を招くこと、さらに誘電体からなるBOX層の結晶構造が安定しておらず、半導体導体素子の低電圧動作、高集積性を実現する上での障害となっている。
【００１１】
また、上記特許文献３に記載されたBOX層を形成する技術には、製造方法に問題がある。すなわち、極薄のシリコン酸化膜とその上に堆積したアルミ金属膜の熱化学反応によって、シリコン基板上にエピタキシャル成長したγ-Ａｌ２Ｏ３膜を生成するという方法においては、記載にあるように、シリコン酸化膜の厚さと金属アルミ膜の厚さをオングストロームのレベルで厳密に制御することが要求される。さらに、これに続く熱化学反応は、反応雰囲気中の酸素による酸化を避ける必要があるために、超高真空のプロセス装置が必須となる。そのため、トランジスタ等の電子デバイスを安価に大量に製造する、という目的には向いていない。
【００１２】
現在入手できるＳＯＩウェハーでは、最も薄いBOX層はＳｉＯ２膜が２５ｎｍであり、将来のニーズを見据えて、ＳｉＯ２膜を１０ｎｍにまで薄くしたＳＯＩウェハーの開発も進められているが、しかし、いずれにしても、現在市販されているＳＯＩウェハーが高価であることは変わりなく、より安価で実用的なＳＯＩ構造を提供する技術が必要とされている。
【００１３】
そこで、本発明では、電子デバイスの製造に広く使用されているプロセス装置を用いて、高誘電率結晶の薄膜を形成する際に、その結晶構造の生成をコントロールすることにより、支持基板の上に高誘電率結晶のエピタキシャル薄膜を形成すれば、複雑な工程を経ることなく、ＳＯＩウェハーにおけるBOX層に相当する絶縁膜を、所望の厚さの高誘電率結晶の薄膜として得ることができ、しかも、その表面の結晶格子が起点となって、化学気相成長法といった通常のプロセスで、高誘電率結晶のエピタキシャル薄膜の上に配向性の高い半導体結晶の薄膜を形成できることに着目し、これを従来のＳＯＩウェハーに代わる半導体基板として利用することで、低コストで、低電圧動作、高集積性を実現した半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
そこで、上記の課題を解決するため、本発明では、次のような半導体装置の製造方法を採用した。すなわち、
（１）シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、
該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、
及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むＳＯＩ構造を備えた半導体装置の製造方法。
【００１５】
（２）シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、ＳｉＯ２を埋め戻すことにより、素子分離領域を形成する工程、
前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、
半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、
前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、
前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、
前記半導体結晶の多結晶領域をエッチングする工程、
前記半導体結晶の配向膜を用いて、ＳＯＩ構造のＭＯＳ型トランジスタを製造する工程
とを含む半導体装置の製造方法。
【００１６】
（３）半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、上記（２）の方法でＳＯＩ構造のＭＯＳ型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のＭＯＳ型トランジスタを形成することで、単一の半導体結晶基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタが混載した電子回路を製造する工程
を含む半導体装置の製造方法。
【００１７】
（４）前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする、請求項１ないし３に記載の半導体装置の製造方法。
【００１８】
また、本発明によるＭＯＳ型トランジスタは、上記（１）〜（４）のいずれかの方法で製造される。
【発明の効果】
【００１９】
本発明によれば、酸化被膜を除去して露出させた半導体支持基板の結晶面上に高誘電率非晶質薄膜を低温で堆積し、その結晶化開始温度よりも低いプレアニール温度で高誘電率非晶質薄膜をプレアニールした後に、半導体支持基板を選択的に急速加熱することにより、高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、半導体支持基板表面に高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成することができる。しかも、このように形成された高誘電率結晶のエピタキシャル薄膜の表面では、結晶格子が起点となって半導体結晶の成長を促進する効果が機能することで、半導体結晶の配向膜を精度高く形成することができる。その結果、従来のＳＯＩ基板の製造で行われている貼り合わせ等の複雑な工程を必要とすることなく、通常の半導体デバイスの製造装置を利用して、半導体支持基板表面の任意の領域に、ＳＯＩ基板と同様の構造を非常に低コストに製造することが可能になり、高性能で低消費電力な半導体デバイスを製造することが可能になる。
【００２０】
また、半導体支持基板の内部に、予め素子分離領域、ボトムゲート電極を形成した上で、酸化被膜を除去して露出させた結晶面上に高誘電率非晶質薄膜を低温で堆積し、半導体支持基板の表面のうち、素子分離領域の上方を除く領域では高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、素子分離領域の上方に高誘電率非晶質薄膜を結晶化して多結晶薄膜を形成し、さらに高誘電率結晶のエピタキシャル薄膜の上には半導体の配向結晶薄膜を形成し、素子分離領域の上部の高誘電率結晶の多結晶膜の上には半導体の多結晶膜を形成し、素子分離領域の上部の多結晶膜をエッチングで除去することにより、前記半導体の配向結晶膜を用いてＳＯＩ構造のＭＯＳ型トランジスタを容易に作成することが可能になる。
【００２１】
さらに、半導体支持基板の表面の酸化被膜を除去した領域と、半導体支持基板の表面を酸化被膜で保護した領域を形成し、フッ酸溶液によるエッチング等で酸化被膜を除去して半導体結晶を露出した領域には、本発明の高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜から成るＳＯＩ構造を形成して、ＳＯＩ構造のＭＯＳ型トランジスタを製造し、一方の酸化被膜で保護した領域には、その上に生成した高誘電率結晶の多結晶膜と半導体結晶の多結晶膜をエッチング等で除去した後に、半導体支持基板を利用して、バルク構造のＭＯＳ型トランジスタを作成することで、単一の半導体支持基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路を製造することが可能になる。
【図面の簡単な説明】
【００２２】
【図１】実施例によるＳＯＩ構造の断面図。
【図２】高誘電率結晶の配向膜形成原理を示す断面図。
【図３】急速加熱に用いる光源の選択指針の模式図。
【図４】シリコン結晶基板の急速な熱処理によって内部に形成される温度勾配の模式図。
【図５】従来の急速熱処理プログラムと、本発明で採用する熱処理プログラムの対比を示す図。
【図６】本発明によりＳｉ（111）基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造の面内Ｘ線回折図
【図７】本発明によりＳｉ（111）基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造の極点測定図。
【図８】本発明によりＳｉ（111）基板ならびにＳｉ（100）基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造の、それぞれの断面透過電子顕微鏡の写真。
【図９】本発明により、Ｓｉ基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造のＳｉ基板界面の化学的結合状態をＸ線光電子分光で分析した結果を示す図。
【図１０】実施例により、Ｓｉ基板上に形成したＨｆＯ２結晶のエピタキシャル薄膜で、ＭＯＳ構造キャパシタを作成して測定した電気特性と、０．５ナノメートルの酸化膜換算膜厚で計算したシミュレーション結果を示す図。
【図１１】本発明により、半導体結晶の支持基板の内部に、素子分離領域ならびにボトムゲート電極を形成した状態を示す図。
【図１２】本発明により、支持基板の結晶面の上に高誘電率結晶のエピタキシャル薄膜、及び半導体結晶の配向膜、素子分離領域の上に高誘電率結晶の多結晶膜、半導体結晶の多結晶膜を形成した状態を表す図。
【図１３】本発明により、素子分離領域の上に形成した、高誘電率結晶の多結晶膜と半導体結晶の多結晶膜の領域が選択的にエッチングされた状態を表す図。
【図１４】本発明により、トップゲートの絶縁膜、トップゲートの電極膜を形成した状態を表す図。
【図１５】本発明により、リソグラフィーとエッチングによって、トップゲート構造を形成した状態を表す図。
【図１６】本発明により、トップゲートのサイドウォール、ソース・ドレイン電極を形成して、ＳＯＩ構造のＭＯＳ型トランジスタを製造した状態を表す図。
【図１７】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、半導体支持基板の表面の酸化被膜を除去した領域と、半導体支持基板の表面を酸化被膜で保護した領域を形成した状態を表す図
【図１８】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、高誘電率結晶のエピタキシャル薄膜及び半導体結晶の配向膜と、高誘電率結晶の多結晶膜と半導体結晶の多結晶膜を選択的に生成した状態を表す図。
【図１９】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、半導体支持基板の表面を酸化被膜で保護した領域上に形成された高誘電率結晶の多結晶膜と半導体結晶の多結晶膜を選択的に除去した状態を表す図。
【図２０】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを製造した状態を表す図。
【図２１】本発明により製造した共鳴トンネルダイオードの断面図を表す図。
【図２２】本発明によりシリコン結晶製の半導体支持基板上に形成されたハフニウム酸化物結晶のエピタキシャル薄膜及びその上に形成されたシリコン結晶の配向膜の構造を透過電子顕微鏡で観察した結果、及び半導体支持基板とシリコン結晶の配向膜の高速フーリエ解析像を表す図。
【発明を実施するための形態】
【００２３】
以下、図面を参照しつつ本発明の実施例について説明する。
【実施例】
【００２４】
図１は、本実施例によるＳＯＩ構造の断面図であり、シリコン製の支持基板１０１の上に、ハフニウム酸化物であるＨｆＯ２からなる高誘電率結晶のエピタキシャル薄膜１０２、さらにその上に、半導体結晶としてのＳｉ結晶の配向膜１０３が形成されている。
【００２５】
ここで、高誘電率結晶のエピタキシャル薄膜１０２は、半導体製造工程で広く採用されている原子層成長装置（Atomic Layer Deposition: ALD）と急速熱処理装置(Rapid Thermal Anneal: RTA)を使用して、本発明者らが先の出願（特願２０１０−１６８８２４号）で提案した高誘電率非晶質薄膜の結晶化により行う。
すなわち、高誘電率材料の非晶質膜を低温で堆積した後に、急速熱処理で下地基板の界面から結晶化を促し、固相エピタキシャル成長を実現する。
【００２６】
具体的に高誘電率結晶の配向膜１０２の形成方法について説明する。
図２は、高誘電率結晶の配向膜形成の原理を示す断面図である。最初に、半導体結晶基板であるシリコン製支持基板１０１に対し、フッ酸処理等による洗浄処理により表面の酸化物を除去して、シリコン結晶面を露出させる。
次に、このシリコン結晶面に、ハフニウム酸化物ＨｆＯ２からなる高誘電率の非晶質薄膜１０４を低温で堆積させる。このように非晶質薄膜を低温で堆積することにより、非晶質薄膜堆積に伴う半導体結晶基板界面における不所望なシリコン酸化膜等の酸化物の生成が回避される。同時に、非晶質薄膜の内部や表面に結晶成長の起点となるような微結晶が発生することを抑制する。
【００２７】
次に、シリコン製支持基板１０１を選択的に急速加熱することで、基板１０１からの熱伝導２０１によって非晶質薄膜が加熱され、基板界面１０５から結晶成長が開始する。シリコン製支持基板の表面の結晶格子が結晶成長の起点となることで、高誘電率結晶はシリコン結晶に整合して成長し、その結果エピタキシャル薄膜が生成する。図２は非晶質薄膜の表面方向３０１並びに横方向３０２に結晶成長が進行し、エピタキシャル薄膜１０２が成長していく様子の模式図である。
【００２８】
図３に、急速加熱に用いる光源の選択指針の模式図を示す。図３はシリコン基板の光学バンドギャップ４０１と、非晶質の高誘電率薄膜の光学バンドギャップ４０２から成るバンド構造と、急速加熱用の光源の光エネルギー４０３の、大きさの関係を示す。高誘電率薄膜のバンドギャップが大きいので、光源の光は高誘電率薄膜では吸収されずに透過し、シリコン基板４０１で吸収され、熱に変わる。この原理によってシリコン基板の選択加熱が行われる。
選択加熱のための光源としては、ハロゲンランプ、フラッシュランプ、レーザー等が挙げられる。
【００２９】
図４には、シリコン結晶基板を選択的に加熱する急速な熱処理によって、高誘電率薄膜の内部に形成される、急峻な温度勾配の模式図を示す。シリコン結晶基板１０１からの熱伝導２０１によって高誘電率薄膜１０４が加熱され、さらに高誘電率薄膜の表面から外部１０６への熱放出２０３が起きる。熱放出の形態としては熱輻射や対流がある。
急速に加熱されている基板からの熱伝導２０１と外部への熱放出２０３によって、非定常な熱伝導状態が高誘電率薄膜１０４の内部に発生し、その結果として急峻な温度勾配２０２が作り出され、高誘電率薄膜の結晶化温度２０４を、基板界面が最初に通過することで、基板界面からの結晶成長が起こる。薄膜表面は一般に結晶化が始まりやすい場所とされており、薄膜内部よりも結晶化温度が少し低いと解釈できる。非晶質の高誘電率薄膜の結晶化温度２０４が、薄膜の表面側で低く示してあるのは、そのことを意味している。薄膜中の温度勾配を表面の結晶化温度の低下よりも十分に急峻に保つことで、界面からの結晶成長を実現できる。
【００３０】
この方法では、原子層堆積装置（ＡＬＤ）と急速熱処理装置（ＲＴＰ）が真空搬送室で連結された複合装置を使用した。高誘電率非晶質薄膜として、ＨｆＯ２膜をシリコン結晶基板上に結晶化温度より低い温度で堆積した。一般にＨｆＯ２の非晶質薄膜は、４００℃以上で結晶化することが知られており、実施例では非晶質薄膜の堆積温度を２５０℃とした。
【００３１】
従来の急速熱処理の温度プログラム２０５と、本発明者らが先の出願（特願２０１０−１６８８２４号）で提案した急速熱処理の温度プログラム２０６とを、図５に比較して示す。従来の急速熱処理法では、ＨｆＯ２膜の結晶化温度付近でプレアニールが行われている。この場合、プレアニールを行っている最中に薄膜の表面や内部から結晶化が始まりやすいため、本発明の目的である高誘電率結晶のエピタキシャル薄膜を得ることが困難となる。
本発明の急速熱処理では、プレアニール温度を２００℃以下の十分に低い温度に設定し、ＨｆＯ２の結晶化温度を大きな昇温速度で通過できるようにした。
【００３２】
シリコンの（111）結晶面の上に形成したＨｆＯ２結晶膜の面内Ｘ線回折図と極点測定図を、図６と図７に示す。斜方晶構造を有するＨｆＯ２結晶膜が、シリコン基板の結晶格子と整合してエピタキシャル成長していることが確認できた。
【００３３】
この実施例において、シリコンの（111）結晶面及び（100）結晶面の上に形成したＨｆＯ２結晶膜の断面の透過電子線顕微鏡像を図８に示す。
格子像のコントラストから、いずれの結晶方位の基板の場合にもエピタキシャル成長していることが確認できた。シリコン結晶基板との界面にシリコン酸化膜が発生していないことも分かる。
【００３４】
実施例において、シリコンの（100）結晶面の上にＨｆＯ２結晶膜を堆積した後の、シリコン界面の化学結合状態をＸ線光電子分光で分析した結果を、０．５ナノメートルのシリコン酸化膜の参照スペクトルと共に、図９に示す。
シリコン結晶基板から出てくる主信号よりも高エネルギー側に界面の化学結合状態を反映した信号が現れているが、シリコン酸化膜の場合と比較するとエネルギーシフトが小さく、信号強度も弱い。このことから、シリコン酸化膜が界面に存在しないことが、化学分析からも確認できた。
【００３５】
この実施例では、シリコンの（100）結晶面の上に、２．３ナノメートル厚さのＨｆＯ２膜を堆積し急速熱処理によって基板界面からの結晶化を行った、ＭＩＳ構造の電気容量と電圧の関係を図１０に示す。
シミュレーションの結果と比較して、０．５０ナノメートルの等価酸化膜厚が実現できていることが分かった。漏れ電流を測定した結果、フラットバンド電圧よりもさらに絶対値で１ボルトの電圧を加えた状態で、１．０３アンペア／ｃｍ２という小さな漏れ電流値を得た。
【００３６】
このように、支持基板１０１上に高誘電率結晶のエピタキシャル薄膜１０２が形成された後、その上に、半導体製造工程で広く採用されている化学気相成長装置（Chemical Vapor Deposition: CVD）などを利用して、半導体結晶の配向膜を形成する。
一般に、結晶成長は、下地の結晶状態に大きく影響を受けるが、シリコン製の支持基板１０１は、そもそも配向性の高い晶質構造であり、その表面に、上述したように、高誘電率材料の非晶質膜を低温で堆積した後に、温度勾配に工夫を取り入れた急速熱処理を行うと、ハフニウム酸化物結晶のエピタキシャル薄膜１０２を形成することができる。
【００３７】
このように形成された高誘電率結晶のエピタキシャル薄膜１０２の表面に、シランガス、ジシランガス、トリシランガスなどの反応性ガスを主成分とする化学気相成長法でSi薄膜の成長を行うと、高誘電率結晶の表面の結晶格子が起点となって、Ｓｉ半導体結晶の配向膜１０３が生成する。成長温度を例えば６５０℃に保持すると、前記反応性ガスが表面で分解して生成したＳｉ原子が下地の結晶格子と結合しながら成長し、Ｓｉ結晶の配向膜を得ることができる。成長温度を例えば５５０℃以下に保持すると、反応性ガスが分解して生成したＳｉ原子は下地の結晶格子と緩く結合した状態で非晶質のＳｉ薄膜を形成し、その後に高温熱処理を行うことで、結晶化が進行しＳｉ結晶の配向膜を得ることができる。いずれの方法もＳｉ基板上にＳｉ結晶薄膜をホモエピタキシャル成長する場合に利用されている成長技術であり、本発明においては、これらの方法を利用することで、高誘電率結晶のエピタキシャル薄膜膜１０２の上に、Ｓｉ半導体結晶の配向膜１０３を生成する。
【００３８】
次に、実際にＭＯＳＦＥＴを製造する場合の具体的手順を説明する。
図１１に示すように、第１段階として、Ｓｉ結晶から成る支持基板１０１の内部に、あらかじめ、素子分離領域１１１とボトムゲート電極１１２を形成する。
素子分離領域１１１は様々な製法で作成可能であるが、この場合には、Ｓｉ基板をエッチングで掘り下げ、ＳｉＯ２膜を埋め戻して形成されている。
【００３９】
次に、レジストやハードマスクで開口した領域に、イオン注入を行い、活性化アニールすることで、ボトムゲート電極１１２が形成される。図１１の場合には、後から形成するトップゲート電極と対抗する領域にボトムゲート電極１１２をあらかじめ形成しているが、図中の２つの素子分離領域１１１で囲まれた全領域をボトムゲート電極としてもよい。このボトムゲート電極はシリコン結晶の中の不純物濃度を高く設定することで導電性を高めて形成するものであり、シリコン製支持基板と同じ結晶品質である。したがって、ボトムゲート電極を形成した表面においても、シリコン製支持基板の表面と変わりなく、高誘電率結晶のエピタキシャル薄膜の成長が可能である。
【００４０】
通常のＳＯＩ基板の場合、ボトムゲート電極１１２を形成するためには、上部の半導体層とBOX層を突き抜けるイオン注入を行う必要があり、そのため、上部の半導体層の内部で散乱された一部のイオンが半導体層内部で活性化されて、不純物濃度が増加したり、破壊した構造が十分に回復しないことなどが問題となる。
しかし、本実施例のように、支持基板１０１の内部に直接ボトムゲート電極１１２を形成する方法を利用すれば、半導体層の不純物濃度の増加や構造破壊といった、心配がない。ボトムゲート電極の形状設計や配置が自由であり、不純物の種類やその濃度を任意に調整可能となるので、電子回路の設計の自由度が増大する、効果が期待できる。
【００４１】
図１２は、このように素子分離領域１１１とボトムゲート電極１１２を形成した支持基板１０１において、基板表面の酸化被膜をフッ酸溶液等でエッチング除去した後に、上述した手順で高誘電率結晶のエピタキシャル薄膜１０２を形成し、さらにその上に半導体結晶の配向膜１０３を形成した構造の、断面図を示している。
高誘電率結晶膜は、下地の支持基板１０１の結晶基板界面から成長するので、下地結晶が現れている領域では下地の支持基板の結晶格子が起点となってエピタキシャル薄膜１０２が成長する。一方、素子分離領域１１１は、非晶質なＳｉＯ２膜を埋め戻して形成されているため、この領域の上では、高誘電率結晶膜が成長した場合にも、配向結晶にはならず、不規則に成長した多結晶膜１０７となる。さらに、高誘電率結晶の多結晶膜１０７の上には、半導体結晶も多結晶膜１０８となって生成する。
【００４２】
本発明では、図２に示すように、下地の支持基板を選択的に加熱することで生じる、熱伝導によって非晶質の高誘電率薄膜から結晶薄膜を生成する。シリコン結晶は熱伝導性に優れているので、シリコン結晶の支持基板と直接接合している高誘電率薄膜部分は、昇温速度が速く、容易に結晶化温度に到達し、速やかに結晶化が進行する。一方で、素子分離領域に用いているＳｉＯ２は、熱伝導率が小さい材料であり、シリコン結晶の熱が伝わりにくい。そのため、素子分離領域１１１の上部では、非晶質の高誘電率薄膜の結晶化が遅れがちになる。その結果、シリコン結晶表面でエピタキシャル成長した高誘電率結晶の成長領域は、横方向にも進行し、素子分離領域の上部に拡大する現象が現れる。
【００４３】
したがって高誘電率結晶のエピタキシャル薄膜と多結晶薄膜の境界は、素子分離領域１１１の上に形成される効果が期待でき、素子を形成する領域のエピタキシャル薄膜１０２は高品質に保つことができる。
このようにして形成された高誘電率結晶のエピタキシャル薄膜１０２と多結晶膜１０７の上に、半導体結晶膜の成長を試みると、下地の高誘電率結晶膜の結晶状態を反映した、配向結晶膜領域１０３と多結晶膜領域１０８が発生する。半導体結晶膜の多結晶膜領域１０８は、素子分離領域１１１の上部に限定できる。
隣接するトランジスタ同士を電気的に切り離すためには、素子分離領域１１１の上で、堆積膜を加工除去することになるが、一般に多結晶膜の方が、配向結晶膜に比べて、物理・化学的エッチングで除去しやすく、図１３に示す断面構造が形成できる。
【００４４】
次に図１４に示すように、トップゲートに用いるゲート絶縁膜１１３と電極膜１１４の堆積を行っている。これらの膜が、下地の半導体１０３の上に配向結晶膜を形成している構造も理想的ではあるが、実用上は配向膜に限定されるものではない。
【００４５】
図１５は、リソグラフィーとドライエッチング技術で、ゲート加工を行った構造の断面を示し、図１６は、サイドウォール１１５及びソース・ドレイン電極１１６を形成し、ＳＯＩ構造のＭＯＳ型トランジスタの製造が完成した様子を示している。
【００４６】
今日では、トランジスタのゲート絶縁膜として高誘電率材料を用いることで、ＳｉＯ２に換算した厚さで、０．５ｎｍにまで薄くすることが可能になっているが、本発明のＳＯＩ構造を用いると、半導体支持基板の表面に形成される絶縁層にも極薄の高誘電率結晶の配向膜を使用することが可能になるので、これをBOX層として用いたＳＯＩ構造を作成することで、トップゲートに用いる絶縁膜に匹敵する電気的薄さを、BOX層においても実現することが可能になる。
【００４７】
なお、高誘電率膜と半導体の界面には多数の界面準位密度が発生して、トランジスタを流れるキャリアの散乱を引き起こすことが懸念点として挙げられるが、このような問題に対しては、高誘電率材料が酸素を拡散しやすいという性質を利用することで、例えば、図１３に示す工程が完了した段階で、ＳＯＩ構造を酸化雰囲気にさらすことで、酸素原子が素子分離領域付近から侵入して高誘電率膜内部を拡散し、シリコン結晶の半導体支持基板やシリコン結晶の配向膜との界面で酸化反応を起こし、シリコン界面に極薄のＳｉＯ２層を形成し、電気的薄さを損なわずに界面品質を向上する、といった手法も適用できる。この手法には、高温の酸素ガス雰囲気や、低温のプラズマ酸化雰囲気などが有効となる。
【００４８】
さらに、高誘電率材料には、半導体やＳｉＯ２との界面に蓄積電荷やダイポールを発生する性質があることが知られており、この現象を合わせて利用することで、バックゲート電極によるしきい値電圧制御の範囲を拡大することも可能になる。
【００４９】
上記の実施例では、支持基板１０１としてＳｉを使用したが、Ｓｉ-Ｇｅ混晶、Ｇｅ結晶を使用してもよい。
この支持基板１０１の上に形成する高誘電率材料のエピタキシャル薄膜１０２も、ハフニウム酸化物であるＨｆＯ２に限らず、ジルコニウム酸化物、アルミニウム酸化物などを使用してもよい。
さらに、高誘電率結晶のエピタキシャル薄膜１０２の上に形成される半導体結晶の配向膜１０３として、Ｓｉに限らず、Ｓｉ-Ｇｅ混晶、Ｇｅ結晶などを使用してもよい。
また、本発明を用いることで、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタが、単一の半導体支持基板の上に混載した回路を製造することも可能になる。
【００５０】
すなわち図１７に示すように、半導体支持基板１０１の内部に、素子分離領域１１１やボトムゲート電極１１２などを形成した後に、酸化被膜を除去した領域１２１と、酸化被膜１１７で保護した領域１２２を形成する。
そして図１８に示すように、酸化被膜を除去した領域１２１においては、半導体支持基板の結晶面の上に高誘電率結晶のエピタキシャル薄膜１０２、およびその上に半導体結晶の配向膜１０３を形成することができる。一方、酸化被膜１１７で保護した領域１１２においては、高誘電率結晶の多結晶膜１０７、そして、その上に半導体結晶の多結晶膜１０８が形成される。
【００５１】
図１９に示すように、酸化被膜１１７で保護した領域１１２では、高誘電率結晶の多結晶膜と、半導体結晶の多結晶膜を選択的にエッチング除去することが可能である。
そして、図２０に示すように、最終的には、酸化被膜を除去した領域１２１においては、本発明によって形成した、高誘電率結晶のエピタキシャル薄膜１０２と、半導体結晶の配向膜１０３から成る、ＳＯＩ構造を利用することで、ＳＯＩ構造のＭＯＳ型トランジスタを製造し、酸化被膜で保護された領域では、半導体支持基板１０１を利用することで、バルク構造のＭＯＳ型トランジスタを製造することができる。こうして、単一の半導体支持基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタと、バルク構造のＭＯＳ型トランジスタが、混載した電子回路を製造することが可能になる。
【００５２】
また、本発明によれば、半導体結晶の支持基板の上に、高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜を形成した後に、さらに高誘電率結晶の配向膜と半導体薄膜の配向膜を、任意の厚さで、２回以上繰り返し形成することで、立体構造の電子素子や縦型構造の電子素子などを製造することも可能になる。図２１には、その１例として、共鳴トンネルダイオードを製造した、断面の図を示す。半導体層１０３を薄く設計することで、量子化準位が形成される。最上部の半導体層１３３を電極とし、半導体支持基板の内部の電極１３１との間に電圧を印加すると、微分負性抵抗特性を示す、共鳴トンネルダイオードを実現できる。
【００５３】
図２２左側は、Ｓｉ半導体結晶の支持基板の上に、ＨｆＯ２高誘電率結晶のエピタキシャル薄膜を形成し、その上にＳｉ半導体結晶の配向膜を形成した構造の断面を、透過電子顕微鏡で観察した写真を示し、右側は、Ｓｉ半導体結晶の支持基板の高速フーリエ画像（下側）ならびにＳｉ半導体結晶の配向膜の高速フーリエ画像（上側）を示す。
この構造は、次の手順で作成した。最初に、Ｓｉ（111）基板の表面の酸化被膜を、フッ酸溶液で除去した後、ＡＬＤ法を用いて２５０℃でＨｆＯ２の非晶質薄膜を堆積した。有機金属原料にはテトラキスジエチルアミドハフニウムを用い、酸化剤には水を用い、これらを交互にＳｉ（111）基板表面に供給することで、薄膜を堆積した。急速熱処理は、図５の２０６に示す温度プログラムで行った。ＨｆＯ２のエピタキシャル薄膜の上に、Ｓｉ半導体結晶の薄膜を堆積した。基板を真空装置に入れて６５０℃の温度に保ち、そこにジシランガスを供給してＳｉ結晶膜を成長した。
【００５４】
図２２の高速フーリエ画像には、Ｓｉ半導体結晶の配向膜に、Ｓｉ半導体支持基板と同じ６回対称のスポットが現れており、Ｓｉ半導体結晶の配向薄膜が生成していることが確認できる。
Ｓｉ半導体結晶の成長温度や成長速度、さらには薄膜堆積後の熱処理条件を最適化することで、配向膜の結晶品質のさらなる向上が可能である。
【産業上の利用可能性】
【００５５】
以上説明したように、本発明によれば、半導体結晶基板表面に高誘電率非晶質薄膜を結晶化して、半導体結晶基板と格子整合したエピタキシャル薄膜の高誘電率配向結晶領域を形成することができ、しかも、このように形成された高誘電率配向結晶の表面に半導体結晶の配向膜を精度高く形成することができるので、張り合わせ等の複雑な工程を必要とすることなく、しかも通常の半導体製造機器を利用して、非常に低コストでＳＯＩ構造を備えた半導体装置を製造することが可能になる。
したがって、今後さらに大きな需要が予想される低電圧駆動型のＣＰＵ等の製造に広く採用されることが期待される。
【符号の説明】
【００５６】
１０１ 半導体結晶の支持基板
１０２ 高誘電率結晶のエピタキシャル薄膜
１０３ 半導体結晶の配向膜
１０４ 高誘電率材料の非晶質薄膜
１０５ 半導体結晶の支持基板と高誘電率材料の薄膜の界面
１０６ 高誘電率薄膜の表面の外部
１０７ 高誘電率結晶の多結晶膜
１０８ 半導体結晶の多結晶膜
１１１ 半導体支持基板の内部に形成した素子分離領域
１１２ 半導体支持基板の内部に形成したボトムゲート電極
１１３ トップゲートに用いる絶縁膜
１１４ トップゲートに用いる電極膜
１１５ トップゲート電極の側壁を保護するサイドウォール
１１６ ソース・ドレイン電極
１１７ 半導体支持基板の表面を保護する酸化被膜
１２１ 半導体支持基板の表面の酸化被膜を除去した領域
１２２ 半導体支持基板の表面を酸化被膜で保護した領域
１３１ 半導体支持基板の内部に形成した電極
１３２ 積み重ねられた高誘電率結晶の配向膜
１３３ 積み重ねられた半導体結晶の配向膜
２０１ 半導体支持基板を選択的に加熱したことによって生じる熱伝導
２０２ 高誘電率材料の薄膜内部に生じる厚さ方向の温度勾配
２０３ 高誘電率材料の薄膜から外部への熱放出
２０４ 高誘電率材料の非晶質薄膜の、結晶化開始温度
２０５ 従来の急速熱処理法における温度プログラム
２０６ 本発明で採用する温度プログラム
３０１ 高誘電率材料の薄膜の結晶成長が、基板界面から表面へと向かう様子
３０２ 高誘電率材料の薄膜の結晶成長が、薄膜内部で横方向へと進む様子
４０１ 半導体支持基板の光学バンドギャップ
４０２ 高誘電率材料の光学バンドギャップ
４０３ 半導体支持基板の選択加熱に使用する光源の光エネルギー
【技術分野】
【０００１】
本発明は、トランジスタ等、電子デバイスとして使用される半導体の製造方法及びこの製造方法により製造される半導体装置に関し、より具体的には半導体・オン・インシュレーター（以下、「ＳＯＩ」：Semiconductor-On-Insulator）構造の基板を有する半導体装置の製造方法及びＳＯＩ構造を有する半導体装置に関する。
【背景技術】
【０００２】
集積回路に使用される金属・絶縁膜・半導体（Metal-Oxide-Semiconductor：ＭＯＳ）型のトランジスタ（ＭＯＳトランジスタ）は、通常、Ｓｉ結晶基板の表面を利用して製造される。
これはバルクＳｉ−ＭＯＳＦＥＴと呼ばれ、長年にわたって行われてきたトランジスタ製造方法により製造されているが、短チャネル効果を抑制するために、チャネルの不純物を高濃度にする必要がある。
【０００３】
しかし、この高濃度不純物が、トランジスタの特性に大きく影響し、しきい値バラツキという深刻な問題が起きている。将来の集積回路では、省エネを実現するため、１Ｖ以下の低電圧動作が達成目標とされているが、このしきい値バラツキはその大きな障害となっている。
【０００４】
そこで、こうしたしきい値バラツキを低減するため、支持基板の上に絶縁膜を介して半導体層を形成したＳＯＩ構造が注目を集めている。
このＳＯＩ構造の半導体層にトランジスタを作ると、不純物濃度を低く保っていても、短チャネル効果が抑制できるので、しきい値バラツキ問題を軽減できるという大きな長所を有しており、現在、高性能のＣＰＵや、低電圧駆動型のＣＰＵ等に採用されており、将来の集積回路製造に必要な構造として期待されている。
【０００５】
現在主流のＳＯＩ構造は、Ｓｉの支持基板の上に、ＳｉＯ２からなる埋め込み酸化膜層（以下、「BOX」：Buried Oxide）と、その上のＳｉ結晶の薄膜層によって構成されている。これはＳＯＩウェハーとして市販されており、貼り合わせ法（商品名はSmart Cut法）、ＳＩＭＯＸ法、ＥＬＴＲＡＮ法などにより製造されている。いずれの場合もウェハー全面に、均一なＳＯＩ構造を形成する技術に分類される。これらの製造法で形成した場合、通常のＳｉ結晶基板に比べると、ＳＯＩウェハーの価格は１０倍程度と非常に高価なものとなっている。
【０００６】
下記特許文献１には、ソース基板となるゲルマニウム基板の主表面に誘電体層を設け、この基板にハンドル基板を張り合わせることにより、ソース・ハンドル複合物を形成し、ソース基板内に前もって設けられ、主表面に平行な所定分離領域において、基板をソース・ハンドル複合物から取り外すことにより、ゲルマニウム・オン・インシュレータ・ウェハーを製造することが記載されている。
【０００７】
下記特許文献２には、シリコン基板の頂部面に画定された活性領域の頂部面に、単結晶である酸素リッチ型シリコン層を形成し、その上に、シリコンのエピタキシャル層を成長させた後に、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態で酸素リッチ型シリコン層をシリコン酸化物にすることにより、必要な箇所にＳＯＩ領域を形成することが記載されている。
【０００８】
下記特許文献３には、シリコン基板上に酸化膜を形成し、その上に金属Ａｌ層を積層し、γ−Ａl２Ｏ３をエピタキシャル成長させ、その上で、シリコン半導体を積層することが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１４８０６６号公報
【特許文献２】特表２００７−５２０８９１号公報
【特許文献３】特開２０００−２４７７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
最先端技術で製造する高性能集積回路にＳＯＩ構造を適用する場合、BOX層の下の支持基板の中にバックゲート電極を設けて電圧を印加することで、しきい値の電圧を精密に制御する技術が必要になる。バックゲートの電圧を効率的に機能させるためには、BOX層の厚さが薄い方が望ましい。
上記特許文献１〜２に記載された技術では、高品質で薄いBOX層を形成する技術が未だ確立しておらず、工程が非常に複雑でウェハー価格の高騰を招くこと、さらに誘電体からなるBOX層の結晶構造が安定しておらず、半導体導体素子の低電圧動作、高集積性を実現する上での障害となっている。
【００１１】
また、上記特許文献３に記載されたBOX層を形成する技術には、製造方法に問題がある。すなわち、極薄のシリコン酸化膜とその上に堆積したアルミ金属膜の熱化学反応によって、シリコン基板上にエピタキシャル成長したγ-Ａｌ２Ｏ３膜を生成するという方法においては、記載にあるように、シリコン酸化膜の厚さと金属アルミ膜の厚さをオングストロームのレベルで厳密に制御することが要求される。さらに、これに続く熱化学反応は、反応雰囲気中の酸素による酸化を避ける必要があるために、超高真空のプロセス装置が必須となる。そのため、トランジスタ等の電子デバイスを安価に大量に製造する、という目的には向いていない。
【００１２】
現在入手できるＳＯＩウェハーでは、最も薄いBOX層はＳｉＯ２膜が２５ｎｍであり、将来のニーズを見据えて、ＳｉＯ２膜を１０ｎｍにまで薄くしたＳＯＩウェハーの開発も進められているが、しかし、いずれにしても、現在市販されているＳＯＩウェハーが高価であることは変わりなく、より安価で実用的なＳＯＩ構造を提供する技術が必要とされている。
【００１３】
そこで、本発明では、電子デバイスの製造に広く使用されているプロセス装置を用いて、高誘電率結晶の薄膜を形成する際に、その結晶構造の生成をコントロールすることにより、支持基板の上に高誘電率結晶のエピタキシャル薄膜を形成すれば、複雑な工程を経ることなく、ＳＯＩウェハーにおけるBOX層に相当する絶縁膜を、所望の厚さの高誘電率結晶の薄膜として得ることができ、しかも、その表面の結晶格子が起点となって、化学気相成長法といった通常のプロセスで、高誘電率結晶のエピタキシャル薄膜の上に配向性の高い半導体結晶の薄膜を形成できることに着目し、これを従来のＳＯＩウェハーに代わる半導体基板として利用することで、低コストで、低電圧動作、高集積性を実現した半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
そこで、上記の課題を解決するため、本発明では、次のような半導体装置の製造方法を採用した。すなわち、
（１）シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、
該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、
及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むＳＯＩ構造を備えた半導体装置の製造方法。
【００１５】
（２）シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、ＳｉＯ２を埋め戻すことにより、素子分離領域を形成する工程、
前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、
半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、
前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、
前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、
前記半導体結晶の多結晶領域をエッチングする工程、
前記半導体結晶の配向膜を用いて、ＳＯＩ構造のＭＯＳ型トランジスタを製造する工程
とを含む半導体装置の製造方法。
【００１６】
（３）半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、上記（２）の方法でＳＯＩ構造のＭＯＳ型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のＭＯＳ型トランジスタを形成することで、単一の半導体結晶基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタが混載した電子回路を製造する工程
を含む半導体装置の製造方法。
【００１７】
（４）前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする、請求項１ないし３に記載の半導体装置の製造方法。
【００１８】
また、本発明によるＭＯＳ型トランジスタは、上記（１）〜（４）のいずれかの方法で製造される。
【発明の効果】
【００１９】
本発明によれば、酸化被膜を除去して露出させた半導体支持基板の結晶面上に高誘電率非晶質薄膜を低温で堆積し、その結晶化開始温度よりも低いプレアニール温度で高誘電率非晶質薄膜をプレアニールした後に、半導体支持基板を選択的に急速加熱することにより、高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、半導体支持基板表面に高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成することができる。しかも、このように形成された高誘電率結晶のエピタキシャル薄膜の表面では、結晶格子が起点となって半導体結晶の成長を促進する効果が機能することで、半導体結晶の配向膜を精度高く形成することができる。その結果、従来のＳＯＩ基板の製造で行われている貼り合わせ等の複雑な工程を必要とすることなく、通常の半導体デバイスの製造装置を利用して、半導体支持基板表面の任意の領域に、ＳＯＩ基板と同様の構造を非常に低コストに製造することが可能になり、高性能で低消費電力な半導体デバイスを製造することが可能になる。
【００２０】
また、半導体支持基板の内部に、予め素子分離領域、ボトムゲート電極を形成した上で、酸化被膜を除去して露出させた結晶面上に高誘電率非晶質薄膜を低温で堆積し、半導体支持基板の表面のうち、素子分離領域の上方を除く領域では高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、素子分離領域の上方に高誘電率非晶質薄膜を結晶化して多結晶薄膜を形成し、さらに高誘電率結晶のエピタキシャル薄膜の上には半導体の配向結晶薄膜を形成し、素子分離領域の上部の高誘電率結晶の多結晶膜の上には半導体の多結晶膜を形成し、素子分離領域の上部の多結晶膜をエッチングで除去することにより、前記半導体の配向結晶膜を用いてＳＯＩ構造のＭＯＳ型トランジスタを容易に作成することが可能になる。
【００２１】
さらに、半導体支持基板の表面の酸化被膜を除去した領域と、半導体支持基板の表面を酸化被膜で保護した領域を形成し、フッ酸溶液によるエッチング等で酸化被膜を除去して半導体結晶を露出した領域には、本発明の高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜から成るＳＯＩ構造を形成して、ＳＯＩ構造のＭＯＳ型トランジスタを製造し、一方の酸化被膜で保護した領域には、その上に生成した高誘電率結晶の多結晶膜と半導体結晶の多結晶膜をエッチング等で除去した後に、半導体支持基板を利用して、バルク構造のＭＯＳ型トランジスタを作成することで、単一の半導体支持基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路を製造することが可能になる。
【図面の簡単な説明】
【００２２】
【図１】実施例によるＳＯＩ構造の断面図。
【図２】高誘電率結晶の配向膜形成原理を示す断面図。
【図３】急速加熱に用いる光源の選択指針の模式図。
【図４】シリコン結晶基板の急速な熱処理によって内部に形成される温度勾配の模式図。
【図５】従来の急速熱処理プログラムと、本発明で採用する熱処理プログラムの対比を示す図。
【図６】本発明によりＳｉ（111）基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造の面内Ｘ線回折図
【図７】本発明によりＳｉ（111）基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造の極点測定図。
【図８】本発明によりＳｉ（111）基板ならびにＳｉ（100）基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造の、それぞれの断面透過電子顕微鏡の写真。
【図９】本発明により、Ｓｉ基板上にＨｆＯ２結晶のエピタキシャル薄膜を形成した構造のＳｉ基板界面の化学的結合状態をＸ線光電子分光で分析した結果を示す図。
【図１０】実施例により、Ｓｉ基板上に形成したＨｆＯ２結晶のエピタキシャル薄膜で、ＭＯＳ構造キャパシタを作成して測定した電気特性と、０．５ナノメートルの酸化膜換算膜厚で計算したシミュレーション結果を示す図。
【図１１】本発明により、半導体結晶の支持基板の内部に、素子分離領域ならびにボトムゲート電極を形成した状態を示す図。
【図１２】本発明により、支持基板の結晶面の上に高誘電率結晶のエピタキシャル薄膜、及び半導体結晶の配向膜、素子分離領域の上に高誘電率結晶の多結晶膜、半導体結晶の多結晶膜を形成した状態を表す図。
【図１３】本発明により、素子分離領域の上に形成した、高誘電率結晶の多結晶膜と半導体結晶の多結晶膜の領域が選択的にエッチングされた状態を表す図。
【図１４】本発明により、トップゲートの絶縁膜、トップゲートの電極膜を形成した状態を表す図。
【図１５】本発明により、リソグラフィーとエッチングによって、トップゲート構造を形成した状態を表す図。
【図１６】本発明により、トップゲートのサイドウォール、ソース・ドレイン電極を形成して、ＳＯＩ構造のＭＯＳ型トランジスタを製造した状態を表す図。
【図１７】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、半導体支持基板の表面の酸化被膜を除去した領域と、半導体支持基板の表面を酸化被膜で保護した領域を形成した状態を表す図
【図１８】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、高誘電率結晶のエピタキシャル薄膜及び半導体結晶の配向膜と、高誘電率結晶の多結晶膜と半導体結晶の多結晶膜を選択的に生成した状態を表す図。
【図１９】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、半導体支持基板の表面を酸化被膜で保護した領域上に形成された高誘電率結晶の多結晶膜と半導体結晶の多結晶膜を選択的に除去した状態を表す図。
【図２０】本発明により、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを混載した電子回路の製造行程において、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタを製造した状態を表す図。
【図２１】本発明により製造した共鳴トンネルダイオードの断面図を表す図。
【図２２】本発明によりシリコン結晶製の半導体支持基板上に形成されたハフニウム酸化物結晶のエピタキシャル薄膜及びその上に形成されたシリコン結晶の配向膜の構造を透過電子顕微鏡で観察した結果、及び半導体支持基板とシリコン結晶の配向膜の高速フーリエ解析像を表す図。
【発明を実施するための形態】
【００２３】
以下、図面を参照しつつ本発明の実施例について説明する。
【実施例】
【００２４】
図１は、本実施例によるＳＯＩ構造の断面図であり、シリコン製の支持基板１０１の上に、ハフニウム酸化物であるＨｆＯ２からなる高誘電率結晶のエピタキシャル薄膜１０２、さらにその上に、半導体結晶としてのＳｉ結晶の配向膜１０３が形成されている。
【００２５】
ここで、高誘電率結晶のエピタキシャル薄膜１０２は、半導体製造工程で広く採用されている原子層成長装置（Atomic Layer Deposition: ALD）と急速熱処理装置(Rapid Thermal Anneal: RTA)を使用して、本発明者らが先の出願（特願２０１０−１６８８２４号）で提案した高誘電率非晶質薄膜の結晶化により行う。
すなわち、高誘電率材料の非晶質膜を低温で堆積した後に、急速熱処理で下地基板の界面から結晶化を促し、固相エピタキシャル成長を実現する。
【００２６】
具体的に高誘電率結晶の配向膜１０２の形成方法について説明する。
図２は、高誘電率結晶の配向膜形成の原理を示す断面図である。最初に、半導体結晶基板であるシリコン製支持基板１０１に対し、フッ酸処理等による洗浄処理により表面の酸化物を除去して、シリコン結晶面を露出させる。
次に、このシリコン結晶面に、ハフニウム酸化物ＨｆＯ２からなる高誘電率の非晶質薄膜１０４を低温で堆積させる。このように非晶質薄膜を低温で堆積することにより、非晶質薄膜堆積に伴う半導体結晶基板界面における不所望なシリコン酸化膜等の酸化物の生成が回避される。同時に、非晶質薄膜の内部や表面に結晶成長の起点となるような微結晶が発生することを抑制する。
【００２７】
次に、シリコン製支持基板１０１を選択的に急速加熱することで、基板１０１からの熱伝導２０１によって非晶質薄膜が加熱され、基板界面１０５から結晶成長が開始する。シリコン製支持基板の表面の結晶格子が結晶成長の起点となることで、高誘電率結晶はシリコン結晶に整合して成長し、その結果エピタキシャル薄膜が生成する。図２は非晶質薄膜の表面方向３０１並びに横方向３０２に結晶成長が進行し、エピタキシャル薄膜１０２が成長していく様子の模式図である。
【００２８】
図３に、急速加熱に用いる光源の選択指針の模式図を示す。図３はシリコン基板の光学バンドギャップ４０１と、非晶質の高誘電率薄膜の光学バンドギャップ４０２から成るバンド構造と、急速加熱用の光源の光エネルギー４０３の、大きさの関係を示す。高誘電率薄膜のバンドギャップが大きいので、光源の光は高誘電率薄膜では吸収されずに透過し、シリコン基板４０１で吸収され、熱に変わる。この原理によってシリコン基板の選択加熱が行われる。
選択加熱のための光源としては、ハロゲンランプ、フラッシュランプ、レーザー等が挙げられる。
【００２９】
図４には、シリコン結晶基板を選択的に加熱する急速な熱処理によって、高誘電率薄膜の内部に形成される、急峻な温度勾配の模式図を示す。シリコン結晶基板１０１からの熱伝導２０１によって高誘電率薄膜１０４が加熱され、さらに高誘電率薄膜の表面から外部１０６への熱放出２０３が起きる。熱放出の形態としては熱輻射や対流がある。
急速に加熱されている基板からの熱伝導２０１と外部への熱放出２０３によって、非定常な熱伝導状態が高誘電率薄膜１０４の内部に発生し、その結果として急峻な温度勾配２０２が作り出され、高誘電率薄膜の結晶化温度２０４を、基板界面が最初に通過することで、基板界面からの結晶成長が起こる。薄膜表面は一般に結晶化が始まりやすい場所とされており、薄膜内部よりも結晶化温度が少し低いと解釈できる。非晶質の高誘電率薄膜の結晶化温度２０４が、薄膜の表面側で低く示してあるのは、そのことを意味している。薄膜中の温度勾配を表面の結晶化温度の低下よりも十分に急峻に保つことで、界面からの結晶成長を実現できる。
【００３０】
この方法では、原子層堆積装置（ＡＬＤ）と急速熱処理装置（ＲＴＰ）が真空搬送室で連結された複合装置を使用した。高誘電率非晶質薄膜として、ＨｆＯ２膜をシリコン結晶基板上に結晶化温度より低い温度で堆積した。一般にＨｆＯ２の非晶質薄膜は、４００℃以上で結晶化することが知られており、実施例では非晶質薄膜の堆積温度を２５０℃とした。
【００３１】
従来の急速熱処理の温度プログラム２０５と、本発明者らが先の出願（特願２０１０−１６８８２４号）で提案した急速熱処理の温度プログラム２０６とを、図５に比較して示す。従来の急速熱処理法では、ＨｆＯ２膜の結晶化温度付近でプレアニールが行われている。この場合、プレアニールを行っている最中に薄膜の表面や内部から結晶化が始まりやすいため、本発明の目的である高誘電率結晶のエピタキシャル薄膜を得ることが困難となる。
本発明の急速熱処理では、プレアニール温度を２００℃以下の十分に低い温度に設定し、ＨｆＯ２の結晶化温度を大きな昇温速度で通過できるようにした。
【００３２】
シリコンの（111）結晶面の上に形成したＨｆＯ２結晶膜の面内Ｘ線回折図と極点測定図を、図６と図７に示す。斜方晶構造を有するＨｆＯ２結晶膜が、シリコン基板の結晶格子と整合してエピタキシャル成長していることが確認できた。
【００３３】
この実施例において、シリコンの（111）結晶面及び（100）結晶面の上に形成したＨｆＯ２結晶膜の断面の透過電子線顕微鏡像を図８に示す。
格子像のコントラストから、いずれの結晶方位の基板の場合にもエピタキシャル成長していることが確認できた。シリコン結晶基板との界面にシリコン酸化膜が発生していないことも分かる。
【００３４】
実施例において、シリコンの（100）結晶面の上にＨｆＯ２結晶膜を堆積した後の、シリコン界面の化学結合状態をＸ線光電子分光で分析した結果を、０．５ナノメートルのシリコン酸化膜の参照スペクトルと共に、図９に示す。
シリコン結晶基板から出てくる主信号よりも高エネルギー側に界面の化学結合状態を反映した信号が現れているが、シリコン酸化膜の場合と比較するとエネルギーシフトが小さく、信号強度も弱い。このことから、シリコン酸化膜が界面に存在しないことが、化学分析からも確認できた。
【００３５】
この実施例では、シリコンの（100）結晶面の上に、２．３ナノメートル厚さのＨｆＯ２膜を堆積し急速熱処理によって基板界面からの結晶化を行った、ＭＩＳ構造の電気容量と電圧の関係を図１０に示す。
シミュレーションの結果と比較して、０．５０ナノメートルの等価酸化膜厚が実現できていることが分かった。漏れ電流を測定した結果、フラットバンド電圧よりもさらに絶対値で１ボルトの電圧を加えた状態で、１．０３アンペア／ｃｍ２という小さな漏れ電流値を得た。
【００３６】
このように、支持基板１０１上に高誘電率結晶のエピタキシャル薄膜１０２が形成された後、その上に、半導体製造工程で広く採用されている化学気相成長装置（Chemical Vapor Deposition: CVD）などを利用して、半導体結晶の配向膜を形成する。
一般に、結晶成長は、下地の結晶状態に大きく影響を受けるが、シリコン製の支持基板１０１は、そもそも配向性の高い晶質構造であり、その表面に、上述したように、高誘電率材料の非晶質膜を低温で堆積した後に、温度勾配に工夫を取り入れた急速熱処理を行うと、ハフニウム酸化物結晶のエピタキシャル薄膜１０２を形成することができる。
【００３７】
このように形成された高誘電率結晶のエピタキシャル薄膜１０２の表面に、シランガス、ジシランガス、トリシランガスなどの反応性ガスを主成分とする化学気相成長法でSi薄膜の成長を行うと、高誘電率結晶の表面の結晶格子が起点となって、Ｓｉ半導体結晶の配向膜１０３が生成する。成長温度を例えば６５０℃に保持すると、前記反応性ガスが表面で分解して生成したＳｉ原子が下地の結晶格子と結合しながら成長し、Ｓｉ結晶の配向膜を得ることができる。成長温度を例えば５５０℃以下に保持すると、反応性ガスが分解して生成したＳｉ原子は下地の結晶格子と緩く結合した状態で非晶質のＳｉ薄膜を形成し、その後に高温熱処理を行うことで、結晶化が進行しＳｉ結晶の配向膜を得ることができる。いずれの方法もＳｉ基板上にＳｉ結晶薄膜をホモエピタキシャル成長する場合に利用されている成長技術であり、本発明においては、これらの方法を利用することで、高誘電率結晶のエピタキシャル薄膜膜１０２の上に、Ｓｉ半導体結晶の配向膜１０３を生成する。
【００３８】
次に、実際にＭＯＳＦＥＴを製造する場合の具体的手順を説明する。
図１１に示すように、第１段階として、Ｓｉ結晶から成る支持基板１０１の内部に、あらかじめ、素子分離領域１１１とボトムゲート電極１１２を形成する。
素子分離領域１１１は様々な製法で作成可能であるが、この場合には、Ｓｉ基板をエッチングで掘り下げ、ＳｉＯ２膜を埋め戻して形成されている。
【００３９】
次に、レジストやハードマスクで開口した領域に、イオン注入を行い、活性化アニールすることで、ボトムゲート電極１１２が形成される。図１１の場合には、後から形成するトップゲート電極と対抗する領域にボトムゲート電極１１２をあらかじめ形成しているが、図中の２つの素子分離領域１１１で囲まれた全領域をボトムゲート電極としてもよい。このボトムゲート電極はシリコン結晶の中の不純物濃度を高く設定することで導電性を高めて形成するものであり、シリコン製支持基板と同じ結晶品質である。したがって、ボトムゲート電極を形成した表面においても、シリコン製支持基板の表面と変わりなく、高誘電率結晶のエピタキシャル薄膜の成長が可能である。
【００４０】
通常のＳＯＩ基板の場合、ボトムゲート電極１１２を形成するためには、上部の半導体層とBOX層を突き抜けるイオン注入を行う必要があり、そのため、上部の半導体層の内部で散乱された一部のイオンが半導体層内部で活性化されて、不純物濃度が増加したり、破壊した構造が十分に回復しないことなどが問題となる。
しかし、本実施例のように、支持基板１０１の内部に直接ボトムゲート電極１１２を形成する方法を利用すれば、半導体層の不純物濃度の増加や構造破壊といった、心配がない。ボトムゲート電極の形状設計や配置が自由であり、不純物の種類やその濃度を任意に調整可能となるので、電子回路の設計の自由度が増大する、効果が期待できる。
【００４１】
図１２は、このように素子分離領域１１１とボトムゲート電極１１２を形成した支持基板１０１において、基板表面の酸化被膜をフッ酸溶液等でエッチング除去した後に、上述した手順で高誘電率結晶のエピタキシャル薄膜１０２を形成し、さらにその上に半導体結晶の配向膜１０３を形成した構造の、断面図を示している。
高誘電率結晶膜は、下地の支持基板１０１の結晶基板界面から成長するので、下地結晶が現れている領域では下地の支持基板の結晶格子が起点となってエピタキシャル薄膜１０２が成長する。一方、素子分離領域１１１は、非晶質なＳｉＯ２膜を埋め戻して形成されているため、この領域の上では、高誘電率結晶膜が成長した場合にも、配向結晶にはならず、不規則に成長した多結晶膜１０７となる。さらに、高誘電率結晶の多結晶膜１０７の上には、半導体結晶も多結晶膜１０８となって生成する。
【００４２】
本発明では、図２に示すように、下地の支持基板を選択的に加熱することで生じる、熱伝導によって非晶質の高誘電率薄膜から結晶薄膜を生成する。シリコン結晶は熱伝導性に優れているので、シリコン結晶の支持基板と直接接合している高誘電率薄膜部分は、昇温速度が速く、容易に結晶化温度に到達し、速やかに結晶化が進行する。一方で、素子分離領域に用いているＳｉＯ２は、熱伝導率が小さい材料であり、シリコン結晶の熱が伝わりにくい。そのため、素子分離領域１１１の上部では、非晶質の高誘電率薄膜の結晶化が遅れがちになる。その結果、シリコン結晶表面でエピタキシャル成長した高誘電率結晶の成長領域は、横方向にも進行し、素子分離領域の上部に拡大する現象が現れる。
【００４３】
したがって高誘電率結晶のエピタキシャル薄膜と多結晶薄膜の境界は、素子分離領域１１１の上に形成される効果が期待でき、素子を形成する領域のエピタキシャル薄膜１０２は高品質に保つことができる。
このようにして形成された高誘電率結晶のエピタキシャル薄膜１０２と多結晶膜１０７の上に、半導体結晶膜の成長を試みると、下地の高誘電率結晶膜の結晶状態を反映した、配向結晶膜領域１０３と多結晶膜領域１０８が発生する。半導体結晶膜の多結晶膜領域１０８は、素子分離領域１１１の上部に限定できる。
隣接するトランジスタ同士を電気的に切り離すためには、素子分離領域１１１の上で、堆積膜を加工除去することになるが、一般に多結晶膜の方が、配向結晶膜に比べて、物理・化学的エッチングで除去しやすく、図１３に示す断面構造が形成できる。
【００４４】
次に図１４に示すように、トップゲートに用いるゲート絶縁膜１１３と電極膜１１４の堆積を行っている。これらの膜が、下地の半導体１０３の上に配向結晶膜を形成している構造も理想的ではあるが、実用上は配向膜に限定されるものではない。
【００４５】
図１５は、リソグラフィーとドライエッチング技術で、ゲート加工を行った構造の断面を示し、図１６は、サイドウォール１１５及びソース・ドレイン電極１１６を形成し、ＳＯＩ構造のＭＯＳ型トランジスタの製造が完成した様子を示している。
【００４６】
今日では、トランジスタのゲート絶縁膜として高誘電率材料を用いることで、ＳｉＯ２に換算した厚さで、０．５ｎｍにまで薄くすることが可能になっているが、本発明のＳＯＩ構造を用いると、半導体支持基板の表面に形成される絶縁層にも極薄の高誘電率結晶の配向膜を使用することが可能になるので、これをBOX層として用いたＳＯＩ構造を作成することで、トップゲートに用いる絶縁膜に匹敵する電気的薄さを、BOX層においても実現することが可能になる。
【００４７】
なお、高誘電率膜と半導体の界面には多数の界面準位密度が発生して、トランジスタを流れるキャリアの散乱を引き起こすことが懸念点として挙げられるが、このような問題に対しては、高誘電率材料が酸素を拡散しやすいという性質を利用することで、例えば、図１３に示す工程が完了した段階で、ＳＯＩ構造を酸化雰囲気にさらすことで、酸素原子が素子分離領域付近から侵入して高誘電率膜内部を拡散し、シリコン結晶の半導体支持基板やシリコン結晶の配向膜との界面で酸化反応を起こし、シリコン界面に極薄のＳｉＯ２層を形成し、電気的薄さを損なわずに界面品質を向上する、といった手法も適用できる。この手法には、高温の酸素ガス雰囲気や、低温のプラズマ酸化雰囲気などが有効となる。
【００４８】
さらに、高誘電率材料には、半導体やＳｉＯ２との界面に蓄積電荷やダイポールを発生する性質があることが知られており、この現象を合わせて利用することで、バックゲート電極によるしきい値電圧制御の範囲を拡大することも可能になる。
【００４９】
上記の実施例では、支持基板１０１としてＳｉを使用したが、Ｓｉ-Ｇｅ混晶、Ｇｅ結晶を使用してもよい。
この支持基板１０１の上に形成する高誘電率材料のエピタキシャル薄膜１０２も、ハフニウム酸化物であるＨｆＯ２に限らず、ジルコニウム酸化物、アルミニウム酸化物などを使用してもよい。
さらに、高誘電率結晶のエピタキシャル薄膜１０２の上に形成される半導体結晶の配向膜１０３として、Ｓｉに限らず、Ｓｉ-Ｇｅ混晶、Ｇｅ結晶などを使用してもよい。
また、本発明を用いることで、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタが、単一の半導体支持基板の上に混載した回路を製造することも可能になる。
【００５０】
すなわち図１７に示すように、半導体支持基板１０１の内部に、素子分離領域１１１やボトムゲート電極１１２などを形成した後に、酸化被膜を除去した領域１２１と、酸化被膜１１７で保護した領域１２２を形成する。
そして図１８に示すように、酸化被膜を除去した領域１２１においては、半導体支持基板の結晶面の上に高誘電率結晶のエピタキシャル薄膜１０２、およびその上に半導体結晶の配向膜１０３を形成することができる。一方、酸化被膜１１７で保護した領域１１２においては、高誘電率結晶の多結晶膜１０７、そして、その上に半導体結晶の多結晶膜１０８が形成される。
【００５１】
図１９に示すように、酸化被膜１１７で保護した領域１１２では、高誘電率結晶の多結晶膜と、半導体結晶の多結晶膜を選択的にエッチング除去することが可能である。
そして、図２０に示すように、最終的には、酸化被膜を除去した領域１２１においては、本発明によって形成した、高誘電率結晶のエピタキシャル薄膜１０２と、半導体結晶の配向膜１０３から成る、ＳＯＩ構造を利用することで、ＳＯＩ構造のＭＯＳ型トランジスタを製造し、酸化被膜で保護された領域では、半導体支持基板１０１を利用することで、バルク構造のＭＯＳ型トランジスタを製造することができる。こうして、単一の半導体支持基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタと、バルク構造のＭＯＳ型トランジスタが、混載した電子回路を製造することが可能になる。
【００５２】
また、本発明によれば、半導体結晶の支持基板の上に、高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜を形成した後に、さらに高誘電率結晶の配向膜と半導体薄膜の配向膜を、任意の厚さで、２回以上繰り返し形成することで、立体構造の電子素子や縦型構造の電子素子などを製造することも可能になる。図２１には、その１例として、共鳴トンネルダイオードを製造した、断面の図を示す。半導体層１０３を薄く設計することで、量子化準位が形成される。最上部の半導体層１３３を電極とし、半導体支持基板の内部の電極１３１との間に電圧を印加すると、微分負性抵抗特性を示す、共鳴トンネルダイオードを実現できる。
【００５３】
図２２左側は、Ｓｉ半導体結晶の支持基板の上に、ＨｆＯ２高誘電率結晶のエピタキシャル薄膜を形成し、その上にＳｉ半導体結晶の配向膜を形成した構造の断面を、透過電子顕微鏡で観察した写真を示し、右側は、Ｓｉ半導体結晶の支持基板の高速フーリエ画像（下側）ならびにＳｉ半導体結晶の配向膜の高速フーリエ画像（上側）を示す。
この構造は、次の手順で作成した。最初に、Ｓｉ（111）基板の表面の酸化被膜を、フッ酸溶液で除去した後、ＡＬＤ法を用いて２５０℃でＨｆＯ２の非晶質薄膜を堆積した。有機金属原料にはテトラキスジエチルアミドハフニウムを用い、酸化剤には水を用い、これらを交互にＳｉ（111）基板表面に供給することで、薄膜を堆積した。急速熱処理は、図５の２０６に示す温度プログラムで行った。ＨｆＯ２のエピタキシャル薄膜の上に、Ｓｉ半導体結晶の薄膜を堆積した。基板を真空装置に入れて６５０℃の温度に保ち、そこにジシランガスを供給してＳｉ結晶膜を成長した。
【００５４】
図２２の高速フーリエ画像には、Ｓｉ半導体結晶の配向膜に、Ｓｉ半導体支持基板と同じ６回対称のスポットが現れており、Ｓｉ半導体結晶の配向薄膜が生成していることが確認できる。
Ｓｉ半導体結晶の成長温度や成長速度、さらには薄膜堆積後の熱処理条件を最適化することで、配向膜の結晶品質のさらなる向上が可能である。
【産業上の利用可能性】
【００５５】
以上説明したように、本発明によれば、半導体結晶基板表面に高誘電率非晶質薄膜を結晶化して、半導体結晶基板と格子整合したエピタキシャル薄膜の高誘電率配向結晶領域を形成することができ、しかも、このように形成された高誘電率配向結晶の表面に半導体結晶の配向膜を精度高く形成することができるので、張り合わせ等の複雑な工程を必要とすることなく、しかも通常の半導体製造機器を利用して、非常に低コストでＳＯＩ構造を備えた半導体装置を製造することが可能になる。
したがって、今後さらに大きな需要が予想される低電圧駆動型のＣＰＵ等の製造に広く採用されることが期待される。
【符号の説明】
【００５６】
１０１ 半導体結晶の支持基板
１０２ 高誘電率結晶のエピタキシャル薄膜
１０３ 半導体結晶の配向膜
１０４ 高誘電率材料の非晶質薄膜
１０５ 半導体結晶の支持基板と高誘電率材料の薄膜の界面
１０６ 高誘電率薄膜の表面の外部
１０７ 高誘電率結晶の多結晶膜
１０８ 半導体結晶の多結晶膜
１１１ 半導体支持基板の内部に形成した素子分離領域
１１２ 半導体支持基板の内部に形成したボトムゲート電極
１１３ トップゲートに用いる絶縁膜
１１４ トップゲートに用いる電極膜
１１５ トップゲート電極の側壁を保護するサイドウォール
１１６ ソース・ドレイン電極
１１７ 半導体支持基板の表面を保護する酸化被膜
１２１ 半導体支持基板の表面の酸化被膜を除去した領域
１２２ 半導体支持基板の表面を酸化被膜で保護した領域
１３１ 半導体支持基板の内部に形成した電極
１３２ 積み重ねられた高誘電率結晶の配向膜
１３３ 積み重ねられた半導体結晶の配向膜
２０１ 半導体支持基板を選択的に加熱したことによって生じる熱伝導
２０２ 高誘電率材料の薄膜内部に生じる厚さ方向の温度勾配
２０３ 高誘電率材料の薄膜から外部への熱放出
２０４ 高誘電率材料の非晶質薄膜の、結晶化開始温度
２０５ 従来の急速熱処理法における温度プログラム
２０６ 本発明で採用する温度プログラム
３０１ 高誘電率材料の薄膜の結晶成長が、基板界面から表面へと向かう様子
３０２ 高誘電率材料の薄膜の結晶成長が、薄膜内部で横方向へと進む様子
４０１ 半導体支持基板の光学バンドギャップ
４０２ 高誘電率材料の光学バンドギャップ
４０３ 半導体支持基板の選択加熱に使用する光源の光エネルギー
【特許請求の範囲】
【請求項１】
シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、
該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、
及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むＳＯＩ構造を備えた半導体装置の製造方法。
【請求項２】
シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、ＳｉＯ２を埋め戻すことにより、素子分離領域を形成する工程、
前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、
半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、
前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、
前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、
前記半導体結晶の多結晶領域をエッチングする工程、
前記半導体結晶の配向膜を用いて、ＳＯＩ構造のＭＯＳ型トランジスタを製造する工程
とを含む半導体装置の製造方法。
【請求項３】
半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、請求項２に記載の方法でＳＯＩ構造のＭＯＳ型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のＭＯＳ型トランジスタを形成することで、単一の半導体結晶基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタが混載した電子回路を製造する工程
を含む半導体装置の製造方法。
【請求項４】
前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする請求項１ないし３に記載の半導体装置の製造方法。
【請求項５】
上記請求項１ないし４のいずれか１項に記載の製造方法により製造されたＭＯＳ型トランジスタ。
【請求項１】
シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、
該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、
及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むＳＯＩ構造を備えた半導体装置の製造方法。
【請求項２】
シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、ＳｉＯ２を埋め戻すことにより、素子分離領域を形成する工程、
前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、
半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、
前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、
前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、
前記半導体結晶の多結晶領域をエッチングする工程、
前記半導体結晶の配向膜を用いて、ＳＯＩ構造のＭＯＳ型トランジスタを製造する工程
とを含む半導体装置の製造方法。
【請求項３】
半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、請求項２に記載の方法でＳＯＩ構造のＭＯＳ型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のＭＯＳ型トランジスタを形成することで、単一の半導体結晶基板の上に、ＳＯＩ構造のＭＯＳ型トランジスタとバルク構造のＭＯＳ型トランジスタが混載した電子回路を製造する工程
を含む半導体装置の製造方法。
【請求項４】
前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする請求項１ないし３に記載の半導体装置の製造方法。
【請求項５】
上記請求項１ないし４のいずれか１項に記載の製造方法により製造されたＭＯＳ型トランジスタ。
【図１４】
【図１５】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図１５】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−２０９４７３（Ｐ２０１２−２０９４７３Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７４９５１（Ｐ２０１１−７４９５１）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ関連技術開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ関連技術開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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