量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。
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【課題】 ＭＯＳトランジスタを備える半導体素子を提供する。
【解決手段】 半導体素子は、半導体基板の所定領域に形成されて活性領域を区画する素子分離膜を有する。第１活性領域９ａ及び第２活性領域９ｂは（１００）面の中心上面９ｔ及び中心上面９ｔから素子分離膜１４に向けて延びる傾斜エッジ面９ｅを有する。第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔ及び傾斜エッジ面９ｅは第１半導体パターン１５ａ及び第２半導体パターン１５ｂで覆われる。第１半導体パターン１５ａ及び第２半導体パターン１５ｂは中心上面９ｔに平行な（１００）面の平坦な上面１５ｔ及び平坦な上面に実質的に垂直な側壁１５ｓを有する。第１半導体パターン１５ａ及び第２半導体パターン１５ｂの上部を通って側壁に交差する方向に第１ゲートパターン２６ａ及び第２ゲートパターン２６ｂが配置される。 （もっと読む）

トランジスタを有する半導体チップが記載されている。前記トランジスタは、ゲート誘電体にわたって設けられたゲート電極を有する。前記ゲート電極は、前記ゲート誘電体上に設けられた第1ゲート材料、及び前記ゲート誘電体上に設けられた第2ゲート材料を有する。前記第1ゲート材料は前記第2ゲート材料とは異なる。前記第2ゲート材料はまた、前記ゲート電極のソース領域又はドレイン領域にも設けられている。
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【課題】寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置を提供する。
【解決手段】半導体層と、前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された、第１の入出力端子と、前記ドレイン領域に接続された、第２の入出力端子と、前記第１の入出力端子と前記第２のウェル領域との間に接続された第１の容量素子と、前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、を備えたことを特徴とするスイッチング装置が提供される。 （もっと読む）

【課題】高性能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の一態様は、Ｓｉ基板１ａ上に形成された絶縁層１ｂと、前記絶縁層上に形成された第１のＳＯＩ層１ｃと、前記第１のＳＯＩ層により形成されたバックゲート電極１ｃ'と、前記バックゲート電極上に形成されたバックゲート絶縁層７ａと、前記バックゲート絶縁層上に形成された第２のＳＯＩ層３と、前記第２のＳＯＩ層上に形成されたフロントゲート絶縁層と、前記フロントゲート絶縁層上に形成されたフロントゲート電極１０と、前記第２のＳＯＩ層に形成されたソース領域及びドレイン領域それぞれの不純物層と、前記バックゲート電極に電気的に接続された第１の配線１６ａと、前記フロントゲート電極に電気的に接続された第２の配線１６ｂと、を具備することを特徴とする半導体装置である。 （もっと読む）

【課題】Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善する。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。 （もっと読む）

【課題】ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。
【解決手段】各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。 （もっと読む）

【課題】ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できるＣＭＩＳトランジスタを有する半導体装置を提供する。
【解決手段】ｐチャネルトランジスタは、半導体基板１００における第１の領域上に形成された第１のゲート構造１５０Ａと、第１のゲート構造１５０Ａの側壁上に形成された第１のスペーサ構造とを有する。ｎチャネルトランジスタは、半導体基板１００における第２の領域上に形成された第２のゲート構造１５０Ｂと、第２のゲート構造１５０Ｂの側壁上に形成された第２のスペーサ構造とを有する。第１のスペーサ構造における第１のゲート構造１５０Ａの側壁との接触部分の含有酸素濃度は、第２のスペーサ構造における第２のゲート構造１５０Ｂの側壁との接触部分の含有酸素濃度よりも高い。 （もっと読む）

【課題】低酸素処理を施したシリコン基板は基板表面層が応力に対して非常にもろくなってしまい、ハンド津愛想うちの製造プロセスの過程でクラックや反りが発生する原因ともなってしまう。
【解決手段】チャネル形成領域に形成された不純物領域に応力を集中させるため、チャネル形成領域に対して人為的かつ局部的に不純物領域を設ける。チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）の領域は、低酸素処理を施したシリコン基板の応力を緩和する緩衝領域として機能する。 （もっと読む）

【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供する。
【解決手段】絶縁層上の半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第２トランジスターと、前記半導体層に形成された第３トランジスターと、を備え、前記第１トランジスターは、第１導電型の第１ソース又は第１ドレインを有し、前記第２トランジスターは、第１導電型の第２ソース又は第２ドレインを有し、前記第３トランジスターは、第２導電型の第３ソース又は第３ドレインを有し、前記第１ソース又は第１ドレインの一方と、前記第２ソース又は第２ドレインの一方とが電気的に接続され、前記第２ソース又は第２ドレインの他方と、前記第１トランジスターのボディ領域と、前記第３ソース又は第３ドレインの一方とが互いに電気的に接続されている。 （もっと読む）

【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０²⁰／ｃｍ³以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０¹⁹／ｃｍ³以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、ｐ型半導体領域１０Ａ及びｎ型半導体領域１０Ｂを有する半導体基板１０１の上に、高誘電率膜１０６、アルミニウムからなる第１のキャップ膜１０７及びハードマスク１０８を順次形成する。次に、第１のキャップ膜１０７及びハードマスク１０８におけるｎ型半導体領域１０Ｂの上に形成された部分を除去する。その後、半導体基板１０１の上に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜１０９を形成する。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】トランジスタの面積を小さくしてもフリッカノイズを低減できる半導体装置を提供する。
【解決手段】本発明の一態様の半導体装置は、シリコン基板１に形成された第１及び第２のＰ型低濃度不純物層３ａ，３ｂと、シリコン基板１に埋め込まれて形成され、第１及び第２のＰ型低濃度不純物層の相互間に位置する埋め込みチャネル層５と、埋め込みチャネル層の上方に位置するシリコン基板の表面上にゲート絶縁膜６を介して形成され、Ｎ型不純物が導入されたポリシリコン膜からなるゲート電極と、第１のＰ型低濃度不純物層３ａ内における深さが浅い領域に形成されたソース領域及びドレイン領域の一方のＰ型層１３ａと、第２のＰ型低濃度不純物層３ｂ内における深さが浅い領域に形成されたソース領域及びドレイン領域の他方のＰ型層１３ｂと、を具備することを特徴とする。 （もっと読む）

【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

【課題】各種電子機器の中枢であるMOSFETの製造において，微細化技術に頼らない高性能化および超低消費電力化技術を提供する。
【解決手段】MOSFETに印加するゲート電圧に連動してゲート絶縁膜中の電荷分布を変化させ，半導体の表面電位を該ゲート電圧の極性とは反対の極性方向に変化させる機能を利用することによりしきい値電圧を低減し，低電圧動作および低消費電力化を可能にする。 （もっと読む）

【課題】 ＭＯＳトランジスタの製造工程を削減し、さらには寄生ＭＯＳの敷居値電圧が低下するのを抑制する。
【解決手段】 本発明の半導体装置の製造方法は、ゲート電極形成後にウェル拡散層とは逆導電型のチャネル形成用の不純物をイオン注入する製造方法において、フィールド酸化膜３０にチャネル形成用の不純物をイオン注入しない製造方法である。従って、本発明の半導体装置は、フィールド酸化膜３０にチャネル形成用の不純物がイオン注入されていない構造となる。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。
【解決手段】シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。ここで、拡散防止領域ＰＡ１はメモリ用エクステンション領域ＥＴ１を内包するようにして形成されている。また、拡散防止領域ＰＡ１は、少なくともその一部が、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されている。 （もっと読む）

【課題】金属ゲートとストレッサーを有するゲルマニウムフィンFETを提供する。
【解決手段】集積回路構造は、n型フィン電界効果トランジスタ（fin field effect transistor、FinFET)とp型FinFETからなる。n型FinFETは、基板上の第一ゲルマニウムフィン、第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体、及び、第一ゲート誘電体上の第一ゲート電極からなる。p型FinFETは、基板上の第二ゲルマニウムフィン、第二ゲルマニウムフィンの上面と側壁上の第二ゲート誘電体、及び、第二ゲート誘電体上の第二ゲート電極からなる。第一ゲート電極と第二ゲート電極は、ゲルマニウムの固有エネルギーレベルに近い仕事関数を有する同一材料で形成される。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
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