【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線の一端にバックゲートを有するトランジスタ（バックゲートトランジスタ）を直列に挿入し、そのバックゲートの電位は常に十分な負の値となるようにする。また、ビット線の最低電位はワード線の最低電位よりも高くなるようにする。電源が切れた際には、ビット線はバックゲートトランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。 （もっと読む）

【課題】表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加
する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有す
るＩＣチップをボンディング等により実装することが困難となり、製造コストが増大する
という問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、駆動回路の少
なくとも一部の回路を、酸化物半導体を用いた逆スタガ型薄膜トランジスタで構成する。
同一基板上に画素部に加え、駆動回路を設けることによって製造コストを低減する。 （もっと読む）

【課題】Inversion型トランジスタやＩｎｔｒｉｎｓｉｃ型トランジスタ、及び半導体層の蓄積層電流制御型Accumulation型トランジスタでは不純物原子濃度の統計的ばらつきによってしきい値電圧のばらつきが微細化世代で大きくなってしまい、ＬＳＩの信頼性を保つことが困難であった。
【解決手段】空乏層の厚さが半導体層の膜厚よりも大きくなるように、半導体層の膜厚と不純物原子濃度を制御することによって形成されたバルク電流制御型Accumulation型トランジスタが得られる。例えば、半導体層の膜厚を１００ｎｍにすると共に不純物濃度２×１０^１７[ｃｍ^−３]より高くすることによって、しきい値のばらつきの標準偏差が電源電圧のばらつきよりも小さくすることができる。 （もっと読む）

【課題】ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。 （もっと読む）

【課題】作製コストが低減され、かつ歩留まりが向上された半導体装置、および消費電力が低減された半導体装置を提供することである。
【解決手段】第１のトランジスタおよび第２のトランジスタと、第１のトランジスタ群および第２のトランジスタ群を具備し、第１のトランジスタ群は、第３のトランジスタ、第４のトランジスタおよび４の端子を有しており、第２のトランジスタ群は、第５乃至第８のトランジスタおよび４の端子を有しており、第１のトランジスタ、第３のトランジスタ、第６のトランジスタ、第８のトランジスタはｎチャネル型トランジスタが用いられ、第２のトランジスタ、第４のトランジスタ、第５のトランジスタ、第７のトランジスタはｐチャネル型トランジスタが用いられる半導体装置である。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】ＭＩＳＦＥＴが微細化されてくると、単チャネル効果が更に顕著となり、トランジスタの特性ばらつきが増大しやすくなる。ここで、トランジスタの特性ばらつきは、従来のゲート長に依存するものに加えて、オフセットスペーサ長やサイドウォールスペーサ長に依存するものの影響が強くなることが本願発明者らによって明らかにされた。
【解決手段】本願の発明は、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴに於いて、調整するものである。 （もっと読む）

【課題】待機電力を十分に低減した新たな半導体装置を提供することを目的の一とする。
【解決手段】第１の電源端子と、第２の電源端子と、酸化物半導体材料を用いたスイッチ
ングトランジスタと、集積回路と、を有し、前記第１の電源端子と、前記スイッチングト
ランジスタのソース端子またはドレイン端子の一方は電気的に接続し、前記スイッチング
トランジスタのソース端子またはドレイン端子の他方と、前記集積回路の端子の一は電気
的に接続し、前記集積回路の端子の他の一と、前記第２の電源端子は電気的に接続した半
導体装置である。 （もっと読む）

【課題】動作速度の低下を抑制しつつ、消費電力を低減する。
【解決手段】第１の半導体領域の上に絶縁領域を有し、且つ絶縁領域の上に第２の半導体領域を有する基板に設けられた第１の電界効果トランジスタと、基板の上に設けられた絶縁層と、絶縁層の一平面に設けられ、酸化物半導体層を含む第２の電界効果トランジスタと、第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、第１の電界効果トランジスタの閾値電圧を制御するための電圧が供給される制御端子と、を備える。 （もっと読む）

【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。 （もっと読む）

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】半導体処理の方法が提供される。
【解決手段】いくつかの実施形態によれば、高い有効仕事関数を有する電極が形成される。この電極は、トランジスタのゲート電極であってもよく、導電材料の第１の層を堆積し、第１の層を水素含有ガスに露出し、第１の層に導電材料の第２の層を堆積することにより、ｈｉｇｈ−ｋゲート誘電体に形成されてもよい。第１の層は、基板がプラズマ又はプラズマ発生ラジカルに露出されないプラズマ無しプロセス（ｎｏｎ−ｐｌａｓｍａ ｐｒｏｃｅｓｓ）を用いて堆積される。第１の層が露出される水素含有ガスは、励起された水素種を含んでもよく、これは水素含有プラズマの一つであってもよく、水素含有ラジカルであってもよい。第２の層を堆積する前に、第１の層もまた、酸素に露出されてもよい。ゲートスタックのゲート電極の仕事関数は、いくつかの実施形態において約５ｅＶ又はそれ以上であってもよい。 （もっと読む）

【課題】半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下を図り、保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路及び製造方法を提供する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。 （もっと読む）