半導体集積回路装置の製造方法
【課題】ＭＩＳＦＥＴが微細化されてくると、単チャネル効果が更に顕著となり、トランジスタの特性ばらつきが増大しやすくなる。ここで、トランジスタの特性ばらつきは、従来のゲート長に依存するものに加えて、オフセットスペーサ長やサイドウォールスペーサ長に依存するものの影響が強くなることが本願発明者らによって明らかにされた。
【解決手段】本願の発明は、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴに於いて、調整するものである。
【解決手段】本願の発明は、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴに於いて、調整するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法における閾値電圧制御技術に適用して有効な技術に関する。
【背景技術】
【０００２】
国際公開第９９／１３５０７号パンフレット（特許文献１）には、ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路装置の製造方法として以下のようなプロセスが開示されている。すなわち、まず、ＮチャネルＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極をマスクとして、イオン注入によりＮ型エクステンション領域を導入する。次に、ＮチャネルＭＩＳＦＥＴのゲート電極に第１サイドウォールおよび、これと材質の異なる第２サイドウォールを形成し、これらをマスクとして、イオン注入によりＮ型ソースドレイン領域を導入する。次に、ＰチャネルＭＩＳＦＥＴのゲート電極の第１サイドウォールおよび第２サイドウォールの内、第２サイドウォールを除去し、第１サイドウォールマスクとして、イオン注入によりＰ型エクステンション領域を導入する。最後に、ＰチャネルＭＩＳＦＥＴのゲート電極に更に第３サイドウォールを形成し、第１サイドウォールおよび第３サイドウォールをマスクとして、イオン注入によりＰ型ソースドレイン領域を導入することにより、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのチャネル長を個別に制御しようとするものである。
【０００３】
日本特開２００６−２９５０７１号公報（特許文献２）には、ＣＭＩＳ型半導体集積回路装置の製造方法において、デュアルオフセットスペーサ（Ｄｕａｌ Ｏｆｆ−ｓｅｔ Ｓｐａｃｅｒ）の厚さを両チャネルに関して一様に制御してエクステンションの長さを調整することにより、閾値電圧を制御する技術が開示されている。
【０００４】
日本特開２００９−２０６３１８号公報（特許文献３）または、これに対応する米国特許第７８７１８７１号公報（特許文献４）には、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ（Ｏｆｆ−ｓｅｔ Ｓｐａｃｅｒ）工程の結果に基づいて、ハロー（Ｈａｌｏ）イオン注入量を調整することにより、閾値電圧を制御する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第９９／１３５０７号パンフレット
【特許文献２】特開２００６−２９５０７１号公報
【特許文献３】特開２００９−２０６３１８号公報
【特許文献４】米国特許第７８７１８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＩＳＦＥＴが微細化されてくると、単チャネル効果が更に顕著となり、トランジスタの特性ばらつきが増大しやすくなる。ここで、トランジスタの特性ばらつきは、従来のゲート長に依存するものに加えて、オフセットスペーサ長やサイドウォールスペーサ長に依存するものの影響が強くなることが本願発明者らによって明らかにされた。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴに於いて、調整するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴに於いて、調整するので、各トランジスタに於いて、所望の駆動電流が得られるように制御することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（ゲート電極パターニング完了時点）のデバイス模式断面図である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第１のオフセットスペーサ完成時点）のデバイス模式断面図である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｎ型デバイス領域へのＮ型エクステンション領域およびＰ型ハロー領域の導入完了時点）のデバイス模式断面図である。
【図４】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第２のオフセットスペーサ完成時点）のデバイス模式断面図である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｐ型デバイス領域へのＰ型エクステンション領域およびＮ型ハロー領域の導入完了時点）のデバイス模式断面図である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（サイドウォール形成用絶縁膜形成時点）のデバイス模式断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長２次調整工程およびＰ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長２次調整工程およびＮ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（ニッケルシリサイド膜形成工程）のデバイス模式断面図である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（プリメタル絶縁膜形成工程）のデバイス模式断面図である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（タングステンプラグ形成工程）のデバイス模式断面図である。
【図１６】調整プロセスＡ，Ｂの使い分けを説明する説明図表である。
【図１７】図１６に現れる各記号を説明する説明図表である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、Ｎチャネル型ＭＩＳＦＥＴの第１のゲート電極およびＰチャネル型ＭＩＳＦＥＴの第２のゲート電極を形成する工程；
（ｂ）前記第１のゲート電極および前記第２のゲート電極の側壁にオフセットスペーサを形成する工程；
（ｃ）前記オフセットスペーサのオフセットスペーサ長を計測する工程；
（ｄ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの周辺の前記第１の主面の半導体領域に、イオン注入により不純物を導入することによって、エクステンション領域を導入する工程；
（ｅ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの側壁にサイドウォールスペーサを形成することにより、前記オフセットスペーサを含むスペーサを形成する工程、
ここで、前記スペーサのスペーサ長は、前記オフセットスペーサの計測された前記オフセットスペーサ長に基づいて、エッチバック量を制御することにより、調整される。
【００１７】
２．前記１項の半導体集積回路装置の製造方法において、前記スペーサ長の調整は、前記Ｎチャネル型ＭＩＳＦＥＴおよび前記Ｐチャネル型ＭＩＳＦＥＴについて、独立に行われる。
【００１８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１９】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２０】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。
【００２１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００２３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００２４】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００２５】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００２６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００２７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００２８】
５．「ウエハ」または「半導体基板」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩウエハ等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。「半導体チップ」または「チップ領域」は、製造工程途上においては、ウエハ等の一部をなす、単位集積回路領域で、ウエハ工程が終了後、ダイシング等により、半導体チップに分割される。
【００２９】
６．短チャネルＭＩＳＦＥＴの不純物層構造は、深くて高濃度の「高濃度ソースドレイン領域」と、これと比較して浅くて低濃度同一導電型の「エクステンション領域（ＬＤＤ領域）」等からなる。「ハローイオン注入」または「ハロー領域（ポケット領域）」は、これらと反対導電型の比較的低濃度の領域で、最終的には、エクステンション領域の先端部近傍のチャネル領域下の内部領域に当該ウエル領域よりも高濃度の領域を形成する。ハロー領域のイオン注入の特徴は、高濃度ソースドレイン領域やエクステンション領域の通常イオン注入がウエハのデバイス面に対して、ほぼ垂直に行われるのに対して、４５度前後傾斜したビームで、複数の方位から行われるところにある。すなわち、傾斜注入または広角注入である。
【００３０】
なお、デバイス完成時における各不純物領域の代表的濃度関係は、大雑把に言って、以下のとおりである。すなわち、基板＜ウエル＜ハロー＜エクステンション＜高濃度ソースドレインである。
【００３１】
７．短チャネルＭＩＳＦＥＴのゲート周辺構造には、「オフセットスペーサ絶縁膜（複数種類の場合も有る）」と「サイドウォールスペーサ絶縁膜」の二つがある。「オフセットスペーサ絶縁膜」は、低動作電圧デバイス系統に関して、エクステンション領域やハロー領域のイオン注入の際のエッジを規定するもので、一方、「サイドウォールスペーサ絶縁膜」は構造的には、その内側にオフセットスペーサ絶縁膜を含み、低動作電圧デバイス系統その他の系統に関して「高濃度ソースドレイン領域」のイオン注入の際のエッジを規定するものである。
【００３２】
なお、本願に於いては、「サイドウォールスペーサ」というときは、原則として、サイドウォールスペーサのみを指し、サイドウォールスペーサおよびオフセットスペーサの集合体であるゲート電極周辺構造全体（以下の例では、第１のオフセットスペーサ、第２のオフセットスペーサおよびサイドウォールから構成されたスペーサ）を指すときは、「スペーサ」または「ゲート周辺スペーサ」と呼ぶ。
【００３３】
また、「オフセットスペーサ長」というときは、オフセットスペーサの下端部の長さをいう。更に、「スペーサ長」は、スペーサの下端部の長さをいう。なお、本願に於いては、長さの単位の量は、便宜上、非負（正値または０）とする。
【００３４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３６】
１．本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスの説明（主に図１から図６）
現在の半導体集積回路のウエハプロセスは、各種のプロセス統計データに基づいて、多用な統計的手法を用いて、プロセスおよびデバイスのパラメータを調整しており、具体的に説明すると非常に煩雑なものとなる。そこで、以下では、一例として、ウエハ毎に実測する方式を例にとり、具体的に説明する。このため、以下の例における「実測値」を統計手法における他の実測値からの「推定値」に置き換えてもよいことはいうまでもない。
【００３７】
図１は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（ゲート電極パターニング完了時点）のデバイス模式断面図である。図２は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第１のオフセットスペーサ完成時点）のデバイス模式断面図である。図３は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｎ型デバイス領域へのＮ型エクステンション領域およびＰ型ハロー領域の導入完了時点）のデバイス模式断面図である。図４は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第２のオフセットスペーサ完成時点）のデバイス模式断面図である。図５は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｐ型デバイス領域へのＰ型エクステンション領域およびＮ型ハロー領域の導入完了時点）のデバイス模式断面図である。図６は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（サイドウォール形成用絶縁膜形成時点）のデバイス模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明する。
【００３８】
先ず、図１を参照して、ウエハ・プロセス導入部の流れの概要を説明する。半導体ウエハ、すなわち、Ｐ型単結晶シリコン基板１、１ｓ（ここでは、たとえば３００ファイ・ウエハとするが、４５０φでも３００φ未満のウエハでもよい）のデバイス主面１ａ（第１の主面、すなわち、裏面１ｂの反対の面）上の熱酸化膜上に、ＣＶＤによる窒化シリコンを通常のリソグラフィにより、アクティブ領域（主に素子が形成される領域）上の窒化シリコンが残るようにパターニングする。このパターニングされた窒化シリコンをマスクとして、基板１の第１の主面１ａにドライエッチングによりＳＴＩ用素子分離溝を形成する。続いて、全面にＣＶＤシリコン酸化膜２を形成した後、ＳＴＩ溝エッチングの白黒反転レジストパターンによって、後のＣＭＰのためのリバース・パターン・エッチングを行う。更に、ＣＭＰ処理により、第１の主面１ａを平坦化し、溝の中にフィールド絶縁膜４を残す。その後、不要になった窒化シリコンを除去する。このＳＴＩ用素子分離溝内に埋め込まれたフィールド絶縁膜４は、すなわち、複数のアクティブ領域を規定する素子分離領域４である。
【００３９】
次に、図１に示すように、たとえばイオン注入等により、Ｎ型デバイス領域２１ｎにＰ型ウエル領域３を、Ｐ型デバイス領域２１ｐにＮ型ウエル領域２を形成する。続いて、半導体ウエハ１のデバイス主面１ａ（第１の主面）上に、例えば、熱酸化等によりゲート絶縁膜５（たとえば、厚さ２ｎｍ程度の窒化酸化膜）を形成する。更に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）および通常のリソグラフィ等により、Ｎ型デバイス領域２１ｎのゲート絶縁膜５上にＮチャネル型ＭＩＳＦＥＴのゲート電極６ｎ（たとえば、Ｎ型ポリシリコン膜等）を、Ｐ型デバイス領域２１ｐのゲート絶縁膜５にＰチャネル型ＭＩＳＦＥＴのゲート電極６ｐ（たとえば、Ｐ型ポリシリコン膜等）を形成する。ここで、ゲート電極６ｎ、６ｐの幅（ゲート長）は、たとえば、４０ｎｍ程度（標準目標値）であり、厚さは、たとえば、８０ｎｍ程度である。なお、後にフィードフォーワッド（Ｆｅｅｄ Ｆｏｒｗａｒｄ）する必要があるときは、各ウエハ１について、Ｎチャネル型ＭＩＳＦＥＴまたはＰチャネル型ＭＩＳＦＥＴのゲートの幅（ゲート長）を各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのゲート長の個別実測値とする。なお、ゲート長、オフセットスペーサ長、ゲート周辺スペーサ長などの実測には、たとえば、測長ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等を用いる。この測長は、通常、ウエハのデバイス主面１ａ側から非破壊で行うが、予め、デバイス断面の測長ＳＥＭによる計測と相関を取っておくと、高精度の計測が可能となる。
【００４０】
次に、図２に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば、ＣＶＤにより、第１のオフセットスペーサ用絶縁膜７として、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化シリコン膜等の酸化シリコン膜（たとえば、厚さ４ｎｍ程度）を成膜する。続いて、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、第１のオフセットスペーサ用絶縁膜７に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、第１のオフセットスペーサ７を形成する。この場合、オフセットスペーサ長の標準目標値は、たとえば、２ｎｍ程度である。
【００４１】
ここで、各ウエハ１について、Ｎチャネル型ＭＩＳＦＥＴの第１オフセットスペーサ長Ｗｎｏを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハの第１のオフセットスペーサ長Ｗｎｏの個別実測値とする。
【００４２】
なお、この測定に於いては、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの第１のオフセットスペーサ７のどちらを実測しても基本的に等価である。このことは、測定までのプロセスが、ほぼ同じである限り、以下のオフセットスペーサまたはゲート周辺スペーサについても、当てはまる。
【００４３】
次に、図３に示すように、Ｐ型デバイス領域２１ｐをレジスト膜８で被覆した状態で、Ｎ型デバイス領域２１ｎのウエハ１のデバイス主面１ａに、イオン注入を実行することにより、Ｎ型エクステンション領域９およびＰ型ハロー領域１０を導入する。ここで、Ｎ型エクステンション領域９に対するイオン注入のイオン種は、例えば、砒素であり、注入方式は、たとえば垂直注入である。一方、Ｐ型ハロー領域１０に対するイオン注入のイオン種は、例えば、ＢＦ２であり、注入方式は、たとえば傾斜注入である。なお、ここで、必要があるときは、先に算出したゲート長（個別実測値）に基づいて、Ｐ型ハロー領域１０のドーズ量を調整（フィードフォーワッド）することで、トランジスタ特性のばらつきを低減することができる。Ｎ型エクステンション領域９およびＰ型ハロー領域１０の導入後、不要になったレジスト膜８をアッシング等により、除去する。
【００４４】
次に、図４に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば、ＣＶＤにより、第２のオフセットスペーサ用絶縁膜１１として、たとえば窒化シリコン膜（たとえば、厚さ６．５ｎｍ程度）を成膜する。続いて、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、第２のオフセットスペーサ用絶縁膜１１に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、第２のオフセットスペーサ１１を形成する。この場合、Ｐチャネル型ＭＩＳＦＥＴの第１および第２オフセットスペーサ長Ｗｐｏ（第１オフセットスペーサ長と第２オフセットスペーサ長の和）の目標値は、たとえば、７ｎｍ程度である。
【００４５】
ここで、各ウエハ１について、Ｐチャネル型ＭＩＳＦＥＴの第１および第２オフセットスペーサ長Ｗｐｏを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハの第１および第２オフセットスペーサ長Ｗｐｏの個別実測値とする。
【００４６】
次に、図５に示すように、Ｎ型デバイス領域２１ｎをレジスト膜１２で被覆した状態で、Ｐ型デバイス領域２１ｐのウエハ１のデバイス主面１ａに、イオン注入を実行することにより、Ｐ型エクステンション領域１３およびＮ型ハロー領域１４を導入する。ここで、Ｐ型エクステンション領域１３に対するイオン注入のイオン種は、例えば、ＢＦ２であり、注入方式は、たとえば垂直注入である。一方、Ｎ型ハロー領域１４に対するイオン注入のイオン種は、例えば、砒素又は燐であり、注入方式は、たとえば傾斜注入である。なお、ここで、必要があるときは、先に算出したゲート長に基づいて、Ｎ型ハロー領域１４のドーズ量を調整（フィードフォーワッド）することで、トランジスタ特性のばらつきを低減することができる。Ｐ型エクステンション領域１３およびＮ型ハロー領域１４の導入後、不要になったレジスト膜１２をアッシング等により、除去する。
【００４７】
次に、図６に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば、ＣＶＤにより、サイドウォール用絶縁膜１５として、たとえば窒化シリコン膜（たとえば、厚さ３４ｎｍ程度）を成膜する。
【００４８】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）の説明（主に図７から図９、図１６および１７）
図１６は調整プロセスＡ（このセクションで説明するプロセス分岐）およびプロセスＢ（次セクションで説明するプロセス分岐）の使い分けを説明する説明図表である。図１７は図１６に現れる各記号を説明する説明図表である。このセクションで説明するプロセスは、図１６の条件が、条件（＃４）以外のときに、適用できる。そうでない場合は、すなわち、図１６の条件が、条件（＃４）のときは、次セクションのプロセスが適用できる。
【００４９】
本セクションおよび次セクションで説明する調整プロセスによれば、先行するエクステンションのエッジを決める（自己整合のエッジ）オフセットスペーサの変動に対応して、特性が補償されるように、後のゲート周辺スペーサの幅を調整できるので、製品の電気的特性の均一化が可能となる。
【００５０】
また、両チャネルについて、独立に調整するようにすることで、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴの電気的特性を個別に補償することができる。
【００５１】
図７は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長２次調整工程およびＰ型ソースドレイン領域導入工程）のデバイス模式断面図である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型ソースドレイン領域導入工程）のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明する。
【００５２】
図６に関して説明したプロセスに続き、図７に示すように、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、サイドウォール用絶縁膜１５に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、サイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１オフセットスペーサ長の標準目標値と個別実測値の差分（ΔＯＳＳ_ｎ）、予めデータを取得しておいたＮチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｎ）およびＮチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｎ）から、Ｎチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）を算出する。
（２）このＮチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値（たとえば３５ｎｍ）に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。
【００５３】
このエッチバック処理（サイドウォールの１次エッチバック処理）の後、Ｎチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別実測値とする。
【００５４】
次に、図８に示すように、Ｎ型デバイス領域２１ｎ側をレジスト膜１６で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、Ｐチャネル型ＭＩＳＦＥＴのサイドウォール用絶縁膜１５に対する２次エッチバック処理を実行（たとえば、枚葉プロセスによる）して、Ｐチャネル型ＭＩＳＦＥＴのサイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１および第２オフセットスペーサ長Ｗｐｏの標準目標値と個別実測値の差分（ΔＯＳＳ_ｐ）、予めデータを取得しておいたＰチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｐ）およびＰチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｐ）から、Ｐチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）を算出する。
（２）このＰチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。従って、２次エッチバック処理の追加エッチバック量は、当該ウエハのＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別実測値とＰチャネル型ＭＩＳＦＥＴのスペーサ長の個別目標値の差分に等しくなる。
【００５５】
続いて、Ｎ型デバイス領域２１ｎ側をレジスト膜１６で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、ボロンイオンをイオン注入（垂直注入）することにより、Ｐ型ソースドレイン領域１７を導入する。その後、不要になったレジスト膜１６をアッシング等により、除去する。
【００５６】
なお、ここで、必要に応じて、Ｐチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの個別実測値とする。
【００５７】
次に、図９に示すように、Ｐ型デバイス領域２１ｐ側をレジスト膜１８で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、砒素イオンをイオン注入（垂直注入）することにより、Ｎ型ソースドレイン領域１９を導入する。その後、不要になったレジスト膜１８をアッシング等により、除去する。
【００５８】
この後は、セクション４で説明するプロセスに移行する。
【００５９】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）の説明（主に図１０から図１２）
このセクションで説明するプロセスは、図１６の条件が、条件（＃３）以外のときに、適用できる。
【００６０】
図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型ソースドレイン領域導入工程）のデバイス模式断面図である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長２次調整工程およびＮ型ソースドレイン領域導入工程）のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明する。
【００６１】
図６に関して説明したプロセスに続き、図１０に示すように、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、サイドウォール用絶縁膜１５に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、サイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１および第２オフセットスペーサ長Ｗｐｏの標準目標値と個別実測値の差分（ΔＯＳＳ_ｐ）、予めデータを取得しておいたＰチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｐ）およびＰチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｐ）から、Ｐチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）を算出する。
（２）このＰチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値（たとえば３５ｎｍ）に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。
【００６２】
このエッチバック処理（サイドウォールの１次エッチバック処理）の後、Ｐチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの個別実測値とする。
【００６３】
次に、図１１に示すように、Ｎ型デバイス領域２１ｎ側をレジスト膜１６で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、ボロンイオンをイオン注入（垂直注入）することにより、Ｐ型ソースドレイン領域１７を導入する。その後、不要になったレジスト膜１６をアッシング等により、除去する。
【００６４】
次に、図１２に示すように、Ｐ型デバイス領域２１ｐ側をレジスト膜１８で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、Ｎチャネル型ＭＩＳＦＥＴのサイドウォール用絶縁膜１５に対する２次エッチバック処理を実行（たとえば、枚葉プロセスによる）して、Ｎチャネル型ＭＩＳＦＥＴのサイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１オフセットスペーサ長の標準目標値と個別実測値の差分（ΔＯＳＳ_ｎ）、予めデータを取得しておいたＮチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｎ）およびＮチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｎ）から、Ｎチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）を算出する。
（２）このＮチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。従って、２次エッチバック処理の追加エッチバック量は、当該ウエハのＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの個別実測値とＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別目標値の差分に等しくなる。
【００６５】
続いて、Ｐ型デバイス領域２１ｐ側をレジスト膜１８で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、砒素イオンをイオン注入（垂直注入）することにより、Ｎ型ソースドレイン領域１９を導入する。その後、不要になったレジスト膜１８をアッシング等により、除去する。
【００６６】
なお、ここで、必要に応じて、Ｎチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別実測値とする。
【００６７】
この後は、セクション４で説明するプロセスに移行する。
【００６８】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスの説明（主に図１３から図１５）
図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（ニッケルシリサイド膜形成工程）のデバイス模式断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（プリメタル絶縁膜形成工程）のデバイス模式断面図である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（タングステンプラグ形成工程）のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明する。
【００６９】
図９又は図１２のプロセスに続き、図１３に示すように、たとえば、サリサイド（Ｓａｌｉｃｉｄｅ）プロセスにより、ソースドレイン領域１７，１９の上面およびゲート電極６ｎ，６ｐの上面に、シリサイド膜２２（たとえば、ニッケルシリサイド膜）を形成する。
【００７０】
次に、図１４に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえば、ＣＶＤ等により、ＣＥＳＬとして、比較的薄い窒化シリコン系絶縁膜２３（プリメタル絶縁膜の一部を構成する）を成膜する。続いて、たとえば、ＣＶＤ等により、窒化シリコン系絶縁膜２３上のほぼ全面に、酸化シリコン系プリメタル絶縁膜２４を成膜する。この後、必要に応じて、ＣＭＰ等により、プリメタル絶縁膜２４の平坦化を行う。
【００７１】
次に、図１５に示すように、窒化シリコン系絶縁膜２３を含むプリメタル絶縁膜に異方性ドライエッチング等を施すことにより、コンタクトホールを形成する。このコンタクトホールに、ＣＶＤやメタルＣＭＰ等によりタングステンプラグ２５を埋め込む。その後、必要に応じて、銅系ダマシン配線（埋め込み配線）または、アルミニウム系非埋め込み配線等を形成する。以上により、Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）がほぼ完成したことになる。
【００７２】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７３】
例えば、前記実施形態においては、Ｐ型単結晶シリコンウエハを原材料として、その上に半導体集積回路装置を形成する例を示したが、必要に応じて、Ｎ型単結晶シリコンウエハでも、他のエピタキシャルウエハでも、ＳＯＩウエハでもよいことは言うまでもない。また、前記実施形態においては、測長をＳＥＭ等の手法により計測する例を中心に説明したが、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）等のメカニカルな方法、または、その他の光学的な方法で測定してもよいことは言うまでもない。
【００７４】
なお、前記実施形態においては、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式や両方式の折衷的なプロセスにも適用できることは言うまでもない。
【符号の説明】
【００７５】
１ 半導体ウエハ
１ａ ウエハ又はチップの表面（デバイス面、第１の主面）
１ｂ ウエハ又はチップの裏面
１ｓ Ｐ型シリコン単結晶半導体基板
２ Ｎ型ウエル領域
３ Ｐ型ウエル領域
４ ＳＴＩ領域（フィールド絶縁膜）
５ ゲート絶縁膜
６ｎ Ｎチャネル型ＭＩＳＦＥＴのゲート電極
６ｐ Ｐチャネル型ＭＩＳＦＥＴのゲート電極
７ 第１のオフセットスペーサ（第１のオフセットスペーサ用絶縁膜）
８ Ｎ型エクステンション領域導入用レジスト膜
９ Ｎ型エクステンション領域
１０ Ｐ型ハロー領域
１１ 第２のオフセットスペーサ（第２のオフセットスペーサ用絶縁膜）
１２ Ｐ型エクステンション領域導入用レジスト膜
１３ Ｐ型エクステンション領域
１４ Ｎ型ハロー領域
１５ サイドウォール（サイドウォール用絶縁膜）
１６ Ｐ型ソースドレイン領域導入用レジスト膜
１７ Ｐ型ソースドレイン領域
１８ Ｎ型ソースドレイン領域導入用レジスト膜
１９ Ｎ型ソースドレイン領域
２１ｎ Ｎ型デバイス領域
２１ｐ Ｐ型デバイス領域
２２ ニッケルシリサイド膜
２３ 窒化シリコン系絶縁膜
２４ 酸化シリコン系プリメタル絶縁膜
２５ タングステンプラグ
Ｑｎ Ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ Ｐチャネル型ＭＩＳＦＥＴ
Ｗｎｏ Ｎチャネル型ＭＩＳＦＥＴの第１オフセットスペーサ長
Ｗｎｓ Ｎチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長
Ｗｐｏ Ｐチャネル型ＭＩＳＦＥＴの第１および第２オフセットスペーサ長
Ｗｐｓ Ｐチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長
ΔＩｄｓ−ｏｓｓ_ｎ Ｎチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度
ΔＩｄｓ−ｏｓｓ_ｐ Ｐチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度
ΔＩｄｓ−ｓｗ_ｎ Ｎチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度
ΔＩｄｓ−ｓｗ_ｐ Ｐチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度
ΔＯＳＳ_ｎ 第１オフセットスペーサ長の標準目標値と個別実測地の差分
ΔＯＳＳ_ｐ 第１および第２オフセットスペーサ長の標準目標値と個別実測地の差分
ΔＳＷ_ｎ Ｎチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量
ΔＳＷ_ｐ Ｐチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法における閾値電圧制御技術に適用して有効な技術に関する。
【背景技術】
【０００２】
国際公開第９９／１３５０７号パンフレット（特許文献１）には、ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路装置の製造方法として以下のようなプロセスが開示されている。すなわち、まず、ＮチャネルＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極をマスクとして、イオン注入によりＮ型エクステンション領域を導入する。次に、ＮチャネルＭＩＳＦＥＴのゲート電極に第１サイドウォールおよび、これと材質の異なる第２サイドウォールを形成し、これらをマスクとして、イオン注入によりＮ型ソースドレイン領域を導入する。次に、ＰチャネルＭＩＳＦＥＴのゲート電極の第１サイドウォールおよび第２サイドウォールの内、第２サイドウォールを除去し、第１サイドウォールマスクとして、イオン注入によりＰ型エクステンション領域を導入する。最後に、ＰチャネルＭＩＳＦＥＴのゲート電極に更に第３サイドウォールを形成し、第１サイドウォールおよび第３サイドウォールをマスクとして、イオン注入によりＰ型ソースドレイン領域を導入することにより、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのチャネル長を個別に制御しようとするものである。
【０００３】
日本特開２００６−２９５０７１号公報（特許文献２）には、ＣＭＩＳ型半導体集積回路装置の製造方法において、デュアルオフセットスペーサ（Ｄｕａｌ Ｏｆｆ−ｓｅｔ Ｓｐａｃｅｒ）の厚さを両チャネルに関して一様に制御してエクステンションの長さを調整することにより、閾値電圧を制御する技術が開示されている。
【０００４】
日本特開２００９−２０６３１８号公報（特許文献３）または、これに対応する米国特許第７８７１８７１号公報（特許文献４）には、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ（Ｏｆｆ−ｓｅｔ Ｓｐａｃｅｒ）工程の結果に基づいて、ハロー（Ｈａｌｏ）イオン注入量を調整することにより、閾値電圧を制御する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第９９／１３５０７号パンフレット
【特許文献２】特開２００６−２９５０７１号公報
【特許文献３】特開２００９−２０６３１８号公報
【特許文献４】米国特許第７８７１８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＩＳＦＥＴが微細化されてくると、単チャネル効果が更に顕著となり、トランジスタの特性ばらつきが増大しやすくなる。ここで、トランジスタの特性ばらつきは、従来のゲート長に依存するものに加えて、オフセットスペーサ長やサイドウォールスペーサ長に依存するものの影響が強くなることが本願発明者らによって明らかにされた。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴに於いて、調整するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＣＭＩＳ型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴに於いて、調整するので、各トランジスタに於いて、所望の駆動電流が得られるように制御することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（ゲート電極パターニング完了時点）のデバイス模式断面図である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第１のオフセットスペーサ完成時点）のデバイス模式断面図である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｎ型デバイス領域へのＮ型エクステンション領域およびＰ型ハロー領域の導入完了時点）のデバイス模式断面図である。
【図４】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第２のオフセットスペーサ完成時点）のデバイス模式断面図である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｐ型デバイス領域へのＰ型エクステンション領域およびＮ型ハロー領域の導入完了時点）のデバイス模式断面図である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（サイドウォール形成用絶縁膜形成時点）のデバイス模式断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長２次調整工程およびＰ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長２次調整工程およびＮ型ソースドレイン領域導入工程）のデバイス模式断面図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（ニッケルシリサイド膜形成工程）のデバイス模式断面図である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（プリメタル絶縁膜形成工程）のデバイス模式断面図である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（タングステンプラグ形成工程）のデバイス模式断面図である。
【図１６】調整プロセスＡ，Ｂの使い分けを説明する説明図表である。
【図１７】図１６に現れる各記号を説明する説明図表である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、Ｎチャネル型ＭＩＳＦＥＴの第１のゲート電極およびＰチャネル型ＭＩＳＦＥＴの第２のゲート電極を形成する工程；
（ｂ）前記第１のゲート電極および前記第２のゲート電極の側壁にオフセットスペーサを形成する工程；
（ｃ）前記オフセットスペーサのオフセットスペーサ長を計測する工程；
（ｄ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの周辺の前記第１の主面の半導体領域に、イオン注入により不純物を導入することによって、エクステンション領域を導入する工程；
（ｅ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの側壁にサイドウォールスペーサを形成することにより、前記オフセットスペーサを含むスペーサを形成する工程、
ここで、前記スペーサのスペーサ長は、前記オフセットスペーサの計測された前記オフセットスペーサ長に基づいて、エッチバック量を制御することにより、調整される。
【００１７】
２．前記１項の半導体集積回路装置の製造方法において、前記スペーサ長の調整は、前記Ｎチャネル型ＭＩＳＦＥＴおよび前記Ｐチャネル型ＭＩＳＦＥＴについて、独立に行われる。
【００１８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１９】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２０】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。
【００２１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００２３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００２４】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００２５】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００２６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００２７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００２８】
５．「ウエハ」または「半導体基板」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩウエハ等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。「半導体チップ」または「チップ領域」は、製造工程途上においては、ウエハ等の一部をなす、単位集積回路領域で、ウエハ工程が終了後、ダイシング等により、半導体チップに分割される。
【００２９】
６．短チャネルＭＩＳＦＥＴの不純物層構造は、深くて高濃度の「高濃度ソースドレイン領域」と、これと比較して浅くて低濃度同一導電型の「エクステンション領域（ＬＤＤ領域）」等からなる。「ハローイオン注入」または「ハロー領域（ポケット領域）」は、これらと反対導電型の比較的低濃度の領域で、最終的には、エクステンション領域の先端部近傍のチャネル領域下の内部領域に当該ウエル領域よりも高濃度の領域を形成する。ハロー領域のイオン注入の特徴は、高濃度ソースドレイン領域やエクステンション領域の通常イオン注入がウエハのデバイス面に対して、ほぼ垂直に行われるのに対して、４５度前後傾斜したビームで、複数の方位から行われるところにある。すなわち、傾斜注入または広角注入である。
【００３０】
なお、デバイス完成時における各不純物領域の代表的濃度関係は、大雑把に言って、以下のとおりである。すなわち、基板＜ウエル＜ハロー＜エクステンション＜高濃度ソースドレインである。
【００３１】
７．短チャネルＭＩＳＦＥＴのゲート周辺構造には、「オフセットスペーサ絶縁膜（複数種類の場合も有る）」と「サイドウォールスペーサ絶縁膜」の二つがある。「オフセットスペーサ絶縁膜」は、低動作電圧デバイス系統に関して、エクステンション領域やハロー領域のイオン注入の際のエッジを規定するもので、一方、「サイドウォールスペーサ絶縁膜」は構造的には、その内側にオフセットスペーサ絶縁膜を含み、低動作電圧デバイス系統その他の系統に関して「高濃度ソースドレイン領域」のイオン注入の際のエッジを規定するものである。
【００３２】
なお、本願に於いては、「サイドウォールスペーサ」というときは、原則として、サイドウォールスペーサのみを指し、サイドウォールスペーサおよびオフセットスペーサの集合体であるゲート電極周辺構造全体（以下の例では、第１のオフセットスペーサ、第２のオフセットスペーサおよびサイドウォールから構成されたスペーサ）を指すときは、「スペーサ」または「ゲート周辺スペーサ」と呼ぶ。
【００３３】
また、「オフセットスペーサ長」というときは、オフセットスペーサの下端部の長さをいう。更に、「スペーサ長」は、スペーサの下端部の長さをいう。なお、本願に於いては、長さの単位の量は、便宜上、非負（正値または０）とする。
【００３４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３６】
１．本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスの説明（主に図１から図６）
現在の半導体集積回路のウエハプロセスは、各種のプロセス統計データに基づいて、多用な統計的手法を用いて、プロセスおよびデバイスのパラメータを調整しており、具体的に説明すると非常に煩雑なものとなる。そこで、以下では、一例として、ウエハ毎に実測する方式を例にとり、具体的に説明する。このため、以下の例における「実測値」を統計手法における他の実測値からの「推定値」に置き換えてもよいことはいうまでもない。
【００３７】
図１は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（ゲート電極パターニング完了時点）のデバイス模式断面図である。図２は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第１のオフセットスペーサ完成時点）のデバイス模式断面図である。図３は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｎ型デバイス領域へのＮ型エクステンション領域およびＰ型ハロー領域の導入完了時点）のデバイス模式断面図である。図４は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（第２のオフセットスペーサ完成時点）のデバイス模式断面図である。図５は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（Ｐ型デバイス領域へのＰ型エクステンション領域およびＮ型ハロー領域の導入完了時点）のデバイス模式断面図である。図６は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明するための製造工程中（サイドウォール形成用絶縁膜形成時点）のデバイス模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通ＣＭＩＳプロセスを説明する。
【００３８】
先ず、図１を参照して、ウエハ・プロセス導入部の流れの概要を説明する。半導体ウエハ、すなわち、Ｐ型単結晶シリコン基板１、１ｓ（ここでは、たとえば３００ファイ・ウエハとするが、４５０φでも３００φ未満のウエハでもよい）のデバイス主面１ａ（第１の主面、すなわち、裏面１ｂの反対の面）上の熱酸化膜上に、ＣＶＤによる窒化シリコンを通常のリソグラフィにより、アクティブ領域（主に素子が形成される領域）上の窒化シリコンが残るようにパターニングする。このパターニングされた窒化シリコンをマスクとして、基板１の第１の主面１ａにドライエッチングによりＳＴＩ用素子分離溝を形成する。続いて、全面にＣＶＤシリコン酸化膜２を形成した後、ＳＴＩ溝エッチングの白黒反転レジストパターンによって、後のＣＭＰのためのリバース・パターン・エッチングを行う。更に、ＣＭＰ処理により、第１の主面１ａを平坦化し、溝の中にフィールド絶縁膜４を残す。その後、不要になった窒化シリコンを除去する。このＳＴＩ用素子分離溝内に埋め込まれたフィールド絶縁膜４は、すなわち、複数のアクティブ領域を規定する素子分離領域４である。
【００３９】
次に、図１に示すように、たとえばイオン注入等により、Ｎ型デバイス領域２１ｎにＰ型ウエル領域３を、Ｐ型デバイス領域２１ｐにＮ型ウエル領域２を形成する。続いて、半導体ウエハ１のデバイス主面１ａ（第１の主面）上に、例えば、熱酸化等によりゲート絶縁膜５（たとえば、厚さ２ｎｍ程度の窒化酸化膜）を形成する。更に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）および通常のリソグラフィ等により、Ｎ型デバイス領域２１ｎのゲート絶縁膜５上にＮチャネル型ＭＩＳＦＥＴのゲート電極６ｎ（たとえば、Ｎ型ポリシリコン膜等）を、Ｐ型デバイス領域２１ｐのゲート絶縁膜５にＰチャネル型ＭＩＳＦＥＴのゲート電極６ｐ（たとえば、Ｐ型ポリシリコン膜等）を形成する。ここで、ゲート電極６ｎ、６ｐの幅（ゲート長）は、たとえば、４０ｎｍ程度（標準目標値）であり、厚さは、たとえば、８０ｎｍ程度である。なお、後にフィードフォーワッド（Ｆｅｅｄ Ｆｏｒｗａｒｄ）する必要があるときは、各ウエハ１について、Ｎチャネル型ＭＩＳＦＥＴまたはＰチャネル型ＭＩＳＦＥＴのゲートの幅（ゲート長）を各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのゲート長の個別実測値とする。なお、ゲート長、オフセットスペーサ長、ゲート周辺スペーサ長などの実測には、たとえば、測長ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等を用いる。この測長は、通常、ウエハのデバイス主面１ａ側から非破壊で行うが、予め、デバイス断面の測長ＳＥＭによる計測と相関を取っておくと、高精度の計測が可能となる。
【００４０】
次に、図２に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば、ＣＶＤにより、第１のオフセットスペーサ用絶縁膜７として、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化シリコン膜等の酸化シリコン膜（たとえば、厚さ４ｎｍ程度）を成膜する。続いて、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、第１のオフセットスペーサ用絶縁膜７に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、第１のオフセットスペーサ７を形成する。この場合、オフセットスペーサ長の標準目標値は、たとえば、２ｎｍ程度である。
【００４１】
ここで、各ウエハ１について、Ｎチャネル型ＭＩＳＦＥＴの第１オフセットスペーサ長Ｗｎｏを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハの第１のオフセットスペーサ長Ｗｎｏの個別実測値とする。
【００４２】
なお、この測定に於いては、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの第１のオフセットスペーサ７のどちらを実測しても基本的に等価である。このことは、測定までのプロセスが、ほぼ同じである限り、以下のオフセットスペーサまたはゲート周辺スペーサについても、当てはまる。
【００４３】
次に、図３に示すように、Ｐ型デバイス領域２１ｐをレジスト膜８で被覆した状態で、Ｎ型デバイス領域２１ｎのウエハ１のデバイス主面１ａに、イオン注入を実行することにより、Ｎ型エクステンション領域９およびＰ型ハロー領域１０を導入する。ここで、Ｎ型エクステンション領域９に対するイオン注入のイオン種は、例えば、砒素であり、注入方式は、たとえば垂直注入である。一方、Ｐ型ハロー領域１０に対するイオン注入のイオン種は、例えば、ＢＦ２であり、注入方式は、たとえば傾斜注入である。なお、ここで、必要があるときは、先に算出したゲート長（個別実測値）に基づいて、Ｐ型ハロー領域１０のドーズ量を調整（フィードフォーワッド）することで、トランジスタ特性のばらつきを低減することができる。Ｎ型エクステンション領域９およびＰ型ハロー領域１０の導入後、不要になったレジスト膜８をアッシング等により、除去する。
【００４４】
次に、図４に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば、ＣＶＤにより、第２のオフセットスペーサ用絶縁膜１１として、たとえば窒化シリコン膜（たとえば、厚さ６．５ｎｍ程度）を成膜する。続いて、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、第２のオフセットスペーサ用絶縁膜１１に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、第２のオフセットスペーサ１１を形成する。この場合、Ｐチャネル型ＭＩＳＦＥＴの第１および第２オフセットスペーサ長Ｗｐｏ（第１オフセットスペーサ長と第２オフセットスペーサ長の和）の目標値は、たとえば、７ｎｍ程度である。
【００４５】
ここで、各ウエハ１について、Ｐチャネル型ＭＩＳＦＥＴの第１および第２オフセットスペーサ長Ｗｐｏを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハの第１および第２オフセットスペーサ長Ｗｐｏの個別実測値とする。
【００４６】
次に、図５に示すように、Ｎ型デバイス領域２１ｎをレジスト膜１２で被覆した状態で、Ｐ型デバイス領域２１ｐのウエハ１のデバイス主面１ａに、イオン注入を実行することにより、Ｐ型エクステンション領域１３およびＮ型ハロー領域１４を導入する。ここで、Ｐ型エクステンション領域１３に対するイオン注入のイオン種は、例えば、ＢＦ２であり、注入方式は、たとえば垂直注入である。一方、Ｎ型ハロー領域１４に対するイオン注入のイオン種は、例えば、砒素又は燐であり、注入方式は、たとえば傾斜注入である。なお、ここで、必要があるときは、先に算出したゲート長に基づいて、Ｎ型ハロー領域１４のドーズ量を調整（フィードフォーワッド）することで、トランジスタ特性のばらつきを低減することができる。Ｐ型エクステンション領域１３およびＮ型ハロー領域１４の導入後、不要になったレジスト膜１２をアッシング等により、除去する。
【００４７】
次に、図６に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば、ＣＶＤにより、サイドウォール用絶縁膜１５として、たとえば窒化シリコン膜（たとえば、厚さ３４ｎｍ程度）を成膜する。
【００４８】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）の説明（主に図７から図９、図１６および１７）
図１６は調整プロセスＡ（このセクションで説明するプロセス分岐）およびプロセスＢ（次セクションで説明するプロセス分岐）の使い分けを説明する説明図表である。図１７は図１６に現れる各記号を説明する説明図表である。このセクションで説明するプロセスは、図１６の条件が、条件（＃４）以外のときに、適用できる。そうでない場合は、すなわち、図１６の条件が、条件（＃４）のときは、次セクションのプロセスが適用できる。
【００４９】
本セクションおよび次セクションで説明する調整プロセスによれば、先行するエクステンションのエッジを決める（自己整合のエッジ）オフセットスペーサの変動に対応して、特性が補償されるように、後のゲート周辺スペーサの幅を調整できるので、製品の電気的特性の均一化が可能となる。
【００５０】
また、両チャネルについて、独立に調整するようにすることで、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴの電気的特性を個別に補償することができる。
【００５１】
図７は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長２次調整工程およびＰ型ソースドレイン領域導入工程）のデバイス模式断面図である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型ソースドレイン領域導入工程）のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＡ（Ｎ型デバイス領域先行調整）を説明する。
【００５２】
図６に関して説明したプロセスに続き、図７に示すように、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、サイドウォール用絶縁膜１５に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、サイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１オフセットスペーサ長の標準目標値と個別実測値の差分（ΔＯＳＳ_ｎ）、予めデータを取得しておいたＮチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｎ）およびＮチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｎ）から、Ｎチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）を算出する。
（２）このＮチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値（たとえば３５ｎｍ）に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。
【００５３】
このエッチバック処理（サイドウォールの１次エッチバック処理）の後、Ｎチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別実測値とする。
【００５４】
次に、図８に示すように、Ｎ型デバイス領域２１ｎ側をレジスト膜１６で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、Ｐチャネル型ＭＩＳＦＥＴのサイドウォール用絶縁膜１５に対する２次エッチバック処理を実行（たとえば、枚葉プロセスによる）して、Ｐチャネル型ＭＩＳＦＥＴのサイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１および第２オフセットスペーサ長Ｗｐｏの標準目標値と個別実測値の差分（ΔＯＳＳ_ｐ）、予めデータを取得しておいたＰチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｐ）およびＰチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｐ）から、Ｐチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）を算出する。
（２）このＰチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。従って、２次エッチバック処理の追加エッチバック量は、当該ウエハのＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別実測値とＰチャネル型ＭＩＳＦＥＴのスペーサ長の個別目標値の差分に等しくなる。
【００５５】
続いて、Ｎ型デバイス領域２１ｎ側をレジスト膜１６で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、ボロンイオンをイオン注入（垂直注入）することにより、Ｐ型ソースドレイン領域１７を導入する。その後、不要になったレジスト膜１６をアッシング等により、除去する。
【００５６】
なお、ここで、必要に応じて、Ｐチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの個別実測値とする。
【００５７】
次に、図９に示すように、Ｐ型デバイス領域２１ｐ側をレジスト膜１８で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、砒素イオンをイオン注入（垂直注入）することにより、Ｎ型ソースドレイン領域１９を導入する。その後、不要になったレジスト膜１８をアッシング等により、除去する。
【００５８】
この後は、セクション４で説明するプロセスに移行する。
【００５９】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）の説明（主に図１０から図１２）
このセクションで説明するプロセスは、図１６の条件が、条件（＃３）以外のときに、適用できる。
【００６０】
図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型デバイス領域のスペーサ長先行調整工程）のデバイス模式断面図である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｐ型ソースドレイン領域導入工程）のデバイス模式断面図である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明するための製造工程中（Ｎ型デバイス領域のスペーサ長２次調整工程およびＮ型ソースドレイン領域導入工程）のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスＢ（Ｐ型デバイス領域先行調整）を説明する。
【００６１】
図６に関して説明したプロセスに続き、図１０に示すように、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、サイドウォール用絶縁膜１５に対するエッチバックを実行（たとえば、枚葉プロセスによる）して、サイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１および第２オフセットスペーサ長Ｗｐｏの標準目標値と個別実測値の差分（ΔＯＳＳ_ｐ）、予めデータを取得しておいたＰチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｐ）およびＰチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｐ）から、Ｐチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）を算出する。
（２）このＰチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｐ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値（たとえば３５ｎｍ）に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。
【００６２】
このエッチバック処理（サイドウォールの１次エッチバック処理）の後、Ｐチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの個別実測値とする。
【００６３】
次に、図１１に示すように、Ｎ型デバイス領域２１ｎ側をレジスト膜１６で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、ボロンイオンをイオン注入（垂直注入）することにより、Ｐ型ソースドレイン領域１７を導入する。その後、不要になったレジスト膜１６をアッシング等により、除去する。
【００６４】
次に、図１２に示すように、Ｐ型デバイス領域２１ｐ側をレジスト膜１８で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、異方性ドライエッチングを施すことにより、Ｎチャネル型ＭＩＳＦＥＴのサイドウォール用絶縁膜１５に対する２次エッチバック処理を実行（たとえば、枚葉プロセスによる）して、Ｎチャネル型ＭＩＳＦＥＴのサイドウォール１５を形成する。ここで、個々のウエハに対するエッチバック後のＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの目標値（個別目標値）は、以下のように決定される。すなわち、
（１）図１７に従って、第１オフセットスペーサ長の標準目標値と個別実測値の差分（ΔＯＳＳ_ｎ）、予めデータを取得しておいたＮチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度（ΔＩｄｓ−ｏｓｓ_ｎ）およびＮチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度（ΔＩｄｓ−ｓｗ_ｎ）から、Ｎチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）を算出する。
（２）このＮチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量（ΔＳＷ_ｎ）が増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。従って、２次エッチバック処理の追加エッチバック量は、当該ウエハのＰチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｐｓの個別実測値とＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別目標値の差分に等しくなる。
【００６５】
続いて、Ｐ型デバイス領域２１ｐ側をレジスト膜１８で被覆した状態で、ウエハ１のデバイス主面１ａに対して、たとえば、砒素イオンをイオン注入（垂直注入）することにより、Ｎ型ソースドレイン領域１９を導入する。その後、不要になったレジスト膜１８をアッシング等により、除去する。
【００６６】
なお、ここで、必要に応じて、Ｎチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓを各ウエハ１について、例えば、９点測定し、各ウエハ１について、その平均値を算出し、これを当該ウエハのＮチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長Ｗｎｓの個別実測値とする。
【００６７】
この後は、セクション４で説明するプロセスに移行する。
【００６８】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスの説明（主に図１３から図１５）
図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（ニッケルシリサイド膜形成工程）のデバイス模式断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（プリメタル絶縁膜形成工程）のデバイス模式断面図である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明するための製造工程中（タングステンプラグ形成工程）のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通ＣＭＩＳプロセスを説明する。
【００６９】
図９又は図１２のプロセスに続き、図１３に示すように、たとえば、サリサイド（Ｓａｌｉｃｉｄｅ）プロセスにより、ソースドレイン領域１７，１９の上面およびゲート電極６ｎ，６ｐの上面に、シリサイド膜２２（たとえば、ニッケルシリサイド膜）を形成する。
【００７０】
次に、図１４に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえば、ＣＶＤ等により、ＣＥＳＬとして、比較的薄い窒化シリコン系絶縁膜２３（プリメタル絶縁膜の一部を構成する）を成膜する。続いて、たとえば、ＣＶＤ等により、窒化シリコン系絶縁膜２３上のほぼ全面に、酸化シリコン系プリメタル絶縁膜２４を成膜する。この後、必要に応じて、ＣＭＰ等により、プリメタル絶縁膜２４の平坦化を行う。
【００７１】
次に、図１５に示すように、窒化シリコン系絶縁膜２３を含むプリメタル絶縁膜に異方性ドライエッチング等を施すことにより、コンタクトホールを形成する。このコンタクトホールに、ＣＶＤやメタルＣＭＰ等によりタングステンプラグ２５を埋め込む。その後、必要に応じて、銅系ダマシン配線（埋め込み配線）または、アルミニウム系非埋め込み配線等を形成する。以上により、Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）がほぼ完成したことになる。
【００７２】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７３】
例えば、前記実施形態においては、Ｐ型単結晶シリコンウエハを原材料として、その上に半導体集積回路装置を形成する例を示したが、必要に応じて、Ｎ型単結晶シリコンウエハでも、他のエピタキシャルウエハでも、ＳＯＩウエハでもよいことは言うまでもない。また、前記実施形態においては、測長をＳＥＭ等の手法により計測する例を中心に説明したが、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）等のメカニカルな方法、または、その他の光学的な方法で測定してもよいことは言うまでもない。
【００７４】
なお、前記実施形態においては、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式や両方式の折衷的なプロセスにも適用できることは言うまでもない。
【符号の説明】
【００７５】
１ 半導体ウエハ
１ａ ウエハ又はチップの表面（デバイス面、第１の主面）
１ｂ ウエハ又はチップの裏面
１ｓ Ｐ型シリコン単結晶半導体基板
２ Ｎ型ウエル領域
３ Ｐ型ウエル領域
４ ＳＴＩ領域（フィールド絶縁膜）
５ ゲート絶縁膜
６ｎ Ｎチャネル型ＭＩＳＦＥＴのゲート電極
６ｐ Ｐチャネル型ＭＩＳＦＥＴのゲート電極
７ 第１のオフセットスペーサ（第１のオフセットスペーサ用絶縁膜）
８ Ｎ型エクステンション領域導入用レジスト膜
９ Ｎ型エクステンション領域
１０ Ｐ型ハロー領域
１１ 第２のオフセットスペーサ（第２のオフセットスペーサ用絶縁膜）
１２ Ｐ型エクステンション領域導入用レジスト膜
１３ Ｐ型エクステンション領域
１４ Ｎ型ハロー領域
１５ サイドウォール（サイドウォール用絶縁膜）
１６ Ｐ型ソースドレイン領域導入用レジスト膜
１７ Ｐ型ソースドレイン領域
１８ Ｎ型ソースドレイン領域導入用レジスト膜
１９ Ｎ型ソースドレイン領域
２１ｎ Ｎ型デバイス領域
２１ｐ Ｐ型デバイス領域
２２ ニッケルシリサイド膜
２３ 窒化シリコン系絶縁膜
２４ 酸化シリコン系プリメタル絶縁膜
２５ タングステンプラグ
Ｑｎ Ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ Ｐチャネル型ＭＩＳＦＥＴ
Ｗｎｏ Ｎチャネル型ＭＩＳＦＥＴの第１オフセットスペーサ長
Ｗｎｓ Ｎチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長
Ｗｐｏ Ｐチャネル型ＭＩＳＦＥＴの第１および第２オフセットスペーサ長
Ｗｐｓ Ｐチャネル型ＭＩＳＦＥＴのゲート周辺スペーサ長
ΔＩｄｓ−ｏｓｓ_ｎ Ｎチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度
ΔＩｄｓ−ｏｓｓ_ｐ Ｐチャネル型ＭＩＳＦＥＴのＩｄｓのオフセットスペーサ感度
ΔＩｄｓ−ｓｗ_ｎ Ｎチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度
ΔＩｄｓ−ｓｗ_ｐ Ｐチャネル型ＭＩＳＦＥＴのＩｄｓのゲート周辺スペーサ感度
ΔＯＳＳ_ｎ 第１オフセットスペーサ長の標準目標値と個別実測地の差分
ΔＯＳＳ_ｐ 第１および第２オフセットスペーサ長の標準目標値と個別実測地の差分
ΔＳＷ_ｎ Ｎチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量
ΔＳＷ_ｐ Ｐチャネル型ＭＩＳＦＥＴのスペーサ長の標準目標値からの補正量
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、Ｎチャネル型ＭＩＳＦＥＴの第１のゲート電極およびＰチャネル型ＭＩＳＦＥＴの第２のゲート電極を形成する工程；
（ｂ）前記第１のゲート電極および前記第２のゲート電極の側壁にオフセットスペーサを形成する工程；
（ｃ）前記オフセットスペーサのオフセットスペーサ長を計測する工程；
（ｄ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの周辺の前記第１の主面の半導体領域に、イオン注入により不純物を導入することによって、エクステンション領域を導入する工程；
（ｅ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの側壁にサイドウォールスペーサを形成することにより、前記オフセットスペーサを含むスペーサを形成する工程、
ここで、前記スペーサのスペーサ長は、前記オフセットスペーサの計測された前記オフセットスペーサ長に基づいて、エッチバック量を制御することにより、調整される。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記スペーサ長の調整は、前記Ｎチャネル型ＭＩＳＦＥＴおよび前記Ｐチャネル型ＭＩＳＦＥＴについて、独立に行われる。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、Ｎチャネル型ＭＩＳＦＥＴの第１のゲート電極およびＰチャネル型ＭＩＳＦＥＴの第２のゲート電極を形成する工程；
（ｂ）前記第１のゲート電極および前記第２のゲート電極の側壁にオフセットスペーサを形成する工程；
（ｃ）前記オフセットスペーサのオフセットスペーサ長を計測する工程；
（ｄ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの周辺の前記第１の主面の半導体領域に、イオン注入により不純物を導入することによって、エクステンション領域を導入する工程；
（ｅ）前記オフセットスペーサがある状態で、前記第１のゲート電極および前記第２のゲート電極のいずれか一つの側壁にサイドウォールスペーサを形成することにより、前記オフセットスペーサを含むスペーサを形成する工程、
ここで、前記スペーサのスペーサ長は、前記オフセットスペーサの計測された前記オフセットスペーサ長に基づいて、エッチバック量を制御することにより、調整される。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記スペーサ長の調整は、前記Ｎチャネル型ＭＩＳＦＥＴおよび前記Ｐチャネル型ＭＩＳＦＥＴについて、独立に行われる。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２５６６５９（Ｐ２０１２−２５６６５９Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２７８５９（Ｐ２０１１−１２７８５９）
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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