半導体装置の製造方法
【課題】トランジスタのスイッチング速度を高速化した半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層１０と、半導体層１０の側面１０ａに形成され、第１のゲート絶縁膜２１、第１のゲート電極２２、並びにソース及びドレインとなる２つの第１の不純物層２３，２４を有する第１のトランジスタ２０と、半導体層１０の側面１０ｂに形成され、第２のゲート絶縁膜３１、第２のゲート電極３２、並びにソース及びドレインとなる２つの第２の不純物層３３，３４を有する第２のトランジスタ３０とを具備する。
【解決手段】本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層１０と、半導体層１０の側面１０ａに形成され、第１のゲート絶縁膜２１、第１のゲート電極２２、並びにソース及びドレインとなる２つの第１の不純物層２３，２４を有する第１のトランジスタ２０と、半導体層１０の側面１０ｂに形成され、第２のゲート絶縁膜３１、第２のゲート電極３２、並びにソース及びドレインとなる２つの第２の不純物層３３，３４を有する第２のトランジスタ３０とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に本発明は、トランジスタのスイッチング速度を高速化した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図８は、従来の半導体装置の構成を説明する為の断面図である。本図において、ｐ型シリコン層１００にはｎ型ウェル１００ａが形成されている。ｎ型ウェル１００ａ にはｎ型不純物層１００ｂが形成されており、このｎ型不純物層１００ｂを介してｎ 型ウェル１００ａに電圧Ｖｄｄが印加されている。
【０００３】
ｎ型ウェル１００ａ内には、ｐ型ＭＯＳトランジスタ１１０とｐ型ＭＯＳバラクタ１２０が互いに隣接して配置されている。ｐ型ＭＯＳトランジスタ１１０のソース１１３、並びにｐ型ＭＯＳバラクタ１２０のソース１２３及びドレイン１２４にも、電圧Ｖｄｄが印加されている。
【０００４】
ｐ型ＭＯＳトランジスタ１１０のゲート電極１１２には信号Ｓｉｎが印加され、ｐ型ＭＯＳバラクタ１２０のゲート電極１２２には、信号Ｓｉｎの差動信号ＸＳｉｎが入力される。このため、ｐ型ＭＯＳトランジスタ１１０がオンからオフ又はオフからオンに切り替わる場合、ｐ型ＭＯＳトランジスタ１１０のチャネル領域に蓄積していた電荷（例えば電子）と、ｐ型ＭＯＳバラクタ１２０のチャネル領域に蓄積していた電荷（例えばホール）とが交換される。このため、ｐ型ＭＯＳトランジスタ１１０は、ｐ型ＭＯＳバラクタ１２０がない場合と比べて高速でスイッチングする（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１２４６３５号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記した構造のトランジスタよりスイッチング速度が向上したトランジスタが実現すれば、半導体装置の動作速度は更に高速になる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、トランジスタのスイッチング速度を高速化した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層と、
前記半導体層の側面の第１の領域に形成され、第１のゲート絶縁膜、第１のゲート電極、第１のソース不純物層、及び第１のドレイン不純物層を有する第１のトランジスタと、
前記半導体層の側面の、該半導体層を介して前記第１の領域と対向する第２の領域に形成され、第２のゲート絶縁膜、第２のゲート電極、第２のソース不純物層、及び第２のドレイン不純物層を有する第２のトランジスタと、
前記半導体層に形成され、前記第１のトランジスタ及び前記第２のトランジスタに共通なウェルと、
を具備する。
【０００８】
この半導体装置において、前記第１のゲート電極には第１の信号が入力され、前記第２のゲート電極には、前記第１の信号を反転した第２の信号が入力される場合を考える。この場合、前記第１のトランジスタのチャネル領域に蓄積される電荷（例えばホール）と、前記第２のトランジスタのチャネル領域に蓄積される電荷（例えば電子）は、互いに逆極性となる。このため、前記第１のトランジスタがオンの場合には前記第２のトランジスタはバラクタとして機能し、前記第２のトランジスタがオンの場合には前記第１のトランジスタはバラクタとして機能する。
【０００９】
そして、前記第１のトランジスタがオンからオフに切り替わる際には、前記第１のトランジスタのチャネル領域に蓄積されていた電荷と、前記第２のトランジスタのチャネル領域に蓄積されていた電荷とが、前記ウェルを介して交換される。前記第１のトランジスタがオフからオンに切り替わる際も同様である。
【００１０】
また、前記第１のトランジスタが形成された前記第１の領域と、前記第２のトランジスタが形成された前記第２の領域は、前記半導体層を介して互いに対向している。このため、電荷交換の際に電荷が移動する距離が、上記した従来例と比べて短くなる。
【００１１】
従って、前記第１のトランジスタ及び前記第２のトランジスタそれぞれのスイッチング速度が、上記した従来例と比べて速くなる。
【００１２】
また、前記第１のトランジスタ及び前記第２のトランジスタそれぞれのチャネル領域に蓄積された電荷は、これらトランジスタがスイッチングする際に交換されるため、前記半導体層の外部に出て行かずに再利用される。従って、前記第１のトランジスタ及び前記第２のトランジスタの消費電力が小さくなる。
【００１３】
なお、前記第１のゲート電極及び前記第２のゲート電極は、例えばポリシリコン電極であるが、メタル電極であってもよい。
【００１４】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の間に挟まれている前記半導体層の厚さは、０．３５ｆμＥ以下であるのが好ましい。ただし、ｆ＝前記半導体装置のクロック周波数（１／ｓ）、μ＝前記半導体装置のホールのモビリティ（ｃｍ２／ｓＶ）、Ｅ＝前記第１のゲート絶縁膜下のチャネル及び前記第２のゲート絶縁膜下のチャネルそれぞれにおける電界強度（Ｖ／ｃｍ）の最大値である。
【００１５】
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、前記半導体層を介して互いに対向する位置に配置されているのが好ましいが、ずれていてもよい。
【００１６】
前記第１のソース不純物層及び前記第２のソース不純物層は、互いに繋がって一つの不純物層を形成していてもよい。この場合、前記第１のソース不純物層及び第２のソース不純物層が位置する前記半導体層の厚さは、前記第１のドレイン不純物層及び第２のドレイン不純物層が位置する前記半導体層の厚さより薄くてもよい。
【００１７】
前記第１のソース不純物層及び前記第２のソース不純物層は、前記半導体層を介して互いに対向する位置に配置されており、かつ、前記第１のドレイン不純物層及び前記第２のドレイン不純物層は、前記半導体層を介して互いに対向する位置に配置されている場合、前記半導体層は、前記第１ソース不純物層と前記第２のソース不純物層の間に挟まれた第１の酸化物層と、前記第１のドレイン不純物層と前記第２のドレイン不純物層の間に挟まれた第２の酸化物層とを有していてもよい。この場合、前記第１のトランジスタ及び前記第２のトランジスタそれぞれの容量のうち、前記ソース不純物層及び前記ドレイン不純物層に起因している容量が小さくなるため、消費電力が更に小さくなる。
【００１８】
前記半導体層は、例えば略直方体である。この場合、前記第１ の領域は前記略直方体の第１の側面であり、前記第２の領域は、前記第１の側面の反対面である。前記第１の側面及び前記反対面は、長手方向の側面であるのが好ましい。
【００１９】
本発明に係る半導体装置の製造方法は、第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する略直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に第１のゲート絶縁膜を形成し、かつ前記半導体層の第２の側面に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
前記第１の側面に、前記第１のソース不純物層及び第１のドレイン不純物層を形成し、かつ前記第２の側面に、前記第２のソース不純物層及び第２のドレイン不純物層を形成する工程とを具備する。
【００２０】
前記半導体層を形成する工程と、前記第１及び第２のソース不純物層並びに前記第１及び第２のドレイン不純物層を形成する工程の間に、前記半導体層上に位置する上部絶縁層を形成する工程を具備し、
前記第１及び第２のソース不純物層並びに前記第１及び第２のドレイン不純物層を形成する工程は、前記第１のゲート電極、前記第２のゲート電極、及び前記上部絶縁層をマスクとして前記半導体層に不純物を導入する工程であってもよい。
【００２１】
本発明に係る他の半導体装置の製造方法は、第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する略直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記半導体層の一部を加工することにより、前記半導体層に、前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極に挟まれた領域に隣接し、厚さが他の部分より薄い薄肉部を形成する工程と、
前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極をマスクとして前記半導体層に不純物を導入することにより、前記薄肉部の全体に不純物が分散していて第１のトランジスタのソース及び第２のトランジスタの共通ソースとして機能するソース不純物層を形成するとともに、前記第１の側面に第１のトランジスタのドレイン不純物層を形成し、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程とを具備する。
【００２２】
本発明に係る他の半導体装置の製造方法は、第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する略直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上、前記第２のトランジスタのゲート絶縁膜上、前記半導体層上、及び前記上部絶縁層上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記第１のトランジスタのゲート絶縁膜上に、第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記第１の側面のうち前記第１のトランジスタのドレイン不純物層が形成される領域上、及び、前記第２の側面のうち前記第２のトランジスタのドレイン不純物層が形成される領域上それぞれに、被覆膜を形成する工程と、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極、及び前記上部絶縁層をマスクとして、不純物が前記被覆膜を透過する条件で前記半導体層に不純物を導入することにより、前記第１の側面から前記第２の側面まで不純物が拡散していて第１及び第２のトランジスタそれぞれのソースとして機能するソース不純物層を形成するとともに、前記第１の側面に前記第１のトランジスタのドレイン不純物層を形成し、かつ、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程とを具備する。
【図面の簡単な説明】
【００２３】
【図１】（Ａ）は本発明の第１の実施形態に係る半導体装置の斜視図、（Ｂ）は（Ａ）を直線Ａ−Ａを含む水平面で切断した断面図、（Ｃ）は（Ａ）の半導体装置の回路図。
【図２】ｐ型ＭＯＳトランジスタにおけるゲート・ソース間の電圧Ｖｇｓと、チャネル領域に蓄積される電荷の量との関係を説明するグラフ。
【図３】（Ａ）はｐ型ＭＯＳトランジスタ２０のゲート電極２２に入力される信号Ｓ、及びｐ型ＭＯＳトランジスタ３０のゲート電極３２に入力される反転信号ＸＳの一例を示す図。（Ｂ），（Ｃ）の各図は、それぞれ図３のｔ＝ｔ１，ｔ２の場合におけるｐ型ＭＯＳトランジスタ２０，３０のチャネル領域の電荷を説明する図。
【図４】（Ａ）は図１に示した半導体装置の製造方法を説明する為の斜視図、（Ｂ）は（Ａ）の次の工程を説明する為の斜視図、（Ｃ）は（Ｂ）の次の工程を説明する為の斜視図、（Ｄ）は（Ｃ）の次の工程を説明する為の斜視図、（Ｅ）は（Ｄ）の次の工程を説明する為の斜視図。
【図５】第２の実施形態に係る半導体装置の構成を説明する断面図。
【図６】第３の実施形態に係る半導体装置の構成を説明する断面図。
【図７】第４の実施形態に係る半導体装置の構成を説明する断面図。
【図８】従来の半導体装置の構成を説明する為の断面図。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は、本発明の第１の実施形態に係る半導体装置の斜視図であり、図１（Ｂ）は、図１（Ａ）を、直線Ａ−Ａを含む水平面で切断した断面図である。図１（Ｃ）は図１（Ａ）に示した半導体装置の回路図である。この半導体装置は、略直方体のｎ型シリコン層１０の長手方向の側面１０ａ，１０ｂに、それぞれｐ型ＭＯＳトランジスタ２０，３０を形成したものである。ｐ型ＭＯＳトランジスタ２０のゲート電極２２には信号Ｓが入力され、ｐ型ＭＯＳトランジスタ３０のゲート電極３２には、信号Ｓを反転させた反転信号ＸＳが入力される。すなわち、ｐ型ＭＯＳトランジスタ２０，３０には差動信号が入力される。
【００２５】
ｎ型シリコン層１０は、シリコン基板１上の酸化シリコン膜２上に形成されており、全体が、プレーナー型のｐ型ＭＯＳトランジスタにおけるｎ型ウェルとして機能する。すなわち、ｐ型ＭＯＳトランジスタ２０，３０は、同一のｎ型ウェルに形成されている。ｎ型シリコン層１０の上面には酸化シリコン層１１が形成されている。ｎ型シリコン層１０の側面１０ａには、ｐ型ＭＯＳトランジスタ２０のゲート絶縁膜２１、並びにソース及びドレインとなるｐ型不純物層２３，２４が形成されている。ゲート絶縁膜２１上にはゲート電極２２が形成されており、ｐ型不純物層２３，２４には、それぞれＡｌ合金配線２５，２６が接続されている。
【００２６】
また、ｎ型シリコン層１０の側面１０ｂには、ｐ型ＭＯＳトランジスタ３０のゲート絶縁膜３１、並びにソース及びドレインとなるｐ 型不純物層３３，３４が形成されている。ゲート絶縁膜３１上にはゲート電極３２が形成されており、ｐ型不純物層３３，３４には、それぞれＡｌ合金配線３５，３６が形成されている。
【００２７】
なお、ゲート電極２２，３２は、例えばポリシリコン電極である。この場合、ゲート電極２２，３２は、ｎ型不純物及びｐ型不純物の双方が導入されたデュアル・ドーップド・ポリシリコンで形成されるのが好ましい。このようにすると、ｐ型ＭＯＳトランジスタ２０，３０の動作に必要な閾値電圧を低くすることができるため、ｐ型ＭＯＳトランジスタ２０，３０を微細化することができる。
【００２８】
また、ゲート電極２２，３２は、メタル電極であってもよい。ゲート絶縁膜２１，３１の極薄化が進んだ場合、ゲート電極２２，３２がポリシリコンで形成されていると、ゲート電極２２，３２に生じる空乏層容量が問題になる。これに対し、ゲート電極２２，３２をメタル電極にすると、このような問題が生じない。なお、この場合のゲート電極２２，３２の材質は、例えばシリサイド金属など、シリコンにミッドギャップ付近の仕事関数を有しているものが好ましい。また、動作時に熱が発生するため、耐熱性を有するのが好ましい。
【００２９】
また、ｐ型ＭＯＳトランジスタ２０，３０は互いに対向する位置に配置されている。詳細には、ゲート絶縁膜２１，３１、ｐ型不純物層２３，３３、及びｐ型不純物層２４，３４が、それぞれ互いに対向している。
【００３０】
図２は、ｐ型ＭＯＳトランジスタ２０，３０におけるゲート・ソース間の電圧Ｖｇｓと、ｐ型ＭＯＳトランジスタ２０，３０のチャネル領域に蓄積される電荷の量との関係を説明するグラフである。以下、ｐ型ＭＯＳトランジスタ２０を例に挙げて説明する。電圧Ｖｇｓは、ゲート電極２２に入力される信号Ｓによって変化する。
【００３１】
電圧Ｖｇｓがマイナスである場合、ゲート絶縁膜２１の下に位置するチャネル領域には、容量Ｃｏｘを有する反転層が形成される。この反転層に蓄積される電荷はホールである。また、反転層の下には空乏層が形成されるが、この空乏層も容量Ｃｉを有している。また、反転層が形成されることによりｎ型シリコン層１０内に電位分布が生じるが、この電位分布によってｎ型シリコン層１０は容量Ｃｂを有する。このように、ｐ型ＭＯＳトランジスタ２０の容量Ｃは、容量Ｃｏｘ，Ｃｉ，Ｃｂの和となる。ただし、容量Ｃｏｘが支配的である。
【００３２】
電圧Ｖｇｓのマイナス値が十分に大きい場合、ｐ型ＭＯＳトランジスタ２０には強反転層が形成され、容量Ｃは一定値Ｃｍａｘとなる。この状態において、ｐ型ＭＯＳトランジスタ２０はオン状態になる。
【００３３】
その後、電圧Ｖｇｓをマイナス電位から０電位に向けて上昇させる。すると、ホールが離散していき、反転層が中間反転状態から弱反転状態になる。これにより、容量Ｃが減少し、最小値Ｃｍｉｎとなる。この状態において、ｐ型ＭＯＳトランジスタ２０はオフ状態になる
【００３４】
さらに電圧Ｖｇｓが上昇してプラス電位になっていくと、今度は電子が蓄積されていき、容量Ｃが増大する。電圧Ｖｇｓのプラス電位が十分に大きくなると、ｐ型ＭＯＳトランジスタ２０の容量Ｃは一定値Ｃｍａｘとなる。この状態において、ｐ型ＭＯＳトランジスタ２０はオフ状態にあり、かつバラクタとして機能する。
【００３５】
このように、電圧Ｖｇｓがマイナス電位からプラス電位に変化し、ｐ型ＭＯＳトランジスタ２０がオンからオフに切り替わる場合、Ｑ＝２Ｖｓ（Ｃｍａｘ−Ｃｍｉｎ）の電荷量がチャネル領域を移動する必要がある。ただし、Ｖｓ＝電圧Ｖｇｓの振幅である。電圧Ｖｇｓがプラス電位からマイナス電位に変化し、ｐ型ＭＯＳトランジスタ２０がオフ状態からオン状態になる場合も同様である。なお、この関係式は一般的なＭＯＳトランジスタにも適用される。
【００３６】
一般的な構造のＭＯＳトランジスタにおいて、入力される信号の周波数が高くなると、ホールの移動が信号の電位変化に追従できなくなる場合がある。この場合、ＭＯＳトランジスタのオン／オフが切り替わらない。
【００３７】
これに対し、図３の各図を用いて説明するように、本実施形態では、ｐ型ＭＯＳトランジスタ２０，３０には差動信号が入力されるため、ｐ型ＭＯＳトランジスタ２０のチャネル領域に蓄積された電荷と、ｐ型ＭＯＳトランジスタ３０に蓄積された電荷とがスイッチングの際に交換される。従って、信号の周波数が高くても、オン／オフが切り替わる。
【００３８】
図３（Ａ）は、ｐ型ＭＯＳトランジスタ２０のゲート電極２２に入力される信号Ｓ、及びｐ型ＭＯＳトランジスタ３０のゲート電極３２に入力される反転信号ＸＳの一例を示す図である。図３（Ｂ），（Ｃ）の各図は、それぞれ図３（Ａ）のｔ＝ｔ１，ｔ２の場合におけるｐ型ＭＯＳトランジスタ２０，３０のチャネル領域の電荷を説明する図である。
【００３９】
図３（Ａ）に示すように、ｔ＝０において、信号Ｓがマイナスのハイレベル電位にある状態において、ｐ型ＭＯＳトランジスタ２０はオン状態にあり、チャネル領域にはキャリアとなるホールが蓄積されている。この場合、反転信号ＸＳはプラスのハイレベル電位にあるため、ｐ型ＭＯＳトランジスタ３０はオフ状態かつバラクタとして機能しており、そのチャネル領域には電子が蓄積されている。
【００４０】
そして、ｔ＝ｔ１では、信号Ｓはマイナスのハイレベル電位から０電位までの立ち下り過程にあり、反転信号ＸＳはプラスのハイレベル電位から０電位までの立ち下がり過程にある。
【００４１】
図３（Ｂ）に示すように、ｔ＝ｔ１では、ｐ型ＭＯＳトランジスタ２０では、チャネル領域に位置するホールが徐々に拡散していき、ｐ型ＭＯＳトランジスタ３０では、チャネル領域に位置する電子が徐々に拡散していく。
【００４２】
その後、図３（Ａ）に示すように、ｔ＝ｔ２になると、信号Ｓは０電位からプラスのハイレベル電位への立ち上がり過程にあり、反転信号ＸＳは０電位からマイナスのハイレベル電位への立ち上がり過程にある。
【００４３】
図３（Ｃ）に示すように、ｔ＝ｔ２において、ホールはｐ型ＭＯＳトランジスタ３０のチャネル領域に移動し、電子はｐ型ＭＯＳトランジスタ２０のチャネル領域に移動する。そして、ｐ型ＭＯＳトランジスタ２０はオンからオフに切り替わり、バラクタとして機能する。また、ｐ型ＭＯＳトランジスタ３０はオフからオンに切り替わる。
【００４４】
このように、ｐ型ＭＯＳトランジスタ２０，３０がスイッチングする場合、互いが保持している電荷は交換されるが、その際に電荷が移動する距離は、従来例と比較して短い（ｎ型シリコン層１０の厚さｄ未満）。従って、ｐ型ＭＯＳトランジスタ２０，３０は、高速でスイッチングする。
【００４５】
例えばホールのμ＝４×１０２（ｃｍ２／ｓＶ：温度が３００ｋ、キャリア濃度が１０１４〜１０１５／ｃｍ３）、ソース電圧が１．８Ｖである場合、ホールのドリフト拡散速度＝７．２×１０２（ｃｍ２／ｓ）となる。この条件で距離ｄ＝２００ｎｍである場合、ホールが距離ｄを移動するために必要な時間ｔは、ｄ＝（Ｄ×ｔ）０．５から計算すると、０．５５ｐｓとなる。従って、ｐ型ＭＯＳトランジスタ２０は、例えば３５０ＧＨｚ（ｔ＝１ｐｓが必要）という高速でオン状態からオフ状態に切り替わることが可能である。
【００４６】
また、電荷の交換がｎ型シリコン層１０の内部で行われるため、半導体装置の外部に電荷が移動しない。従って、スイッチングする際のｐ型ＭＯＳトランジスタ２０，３０の消費電力が、従来と比べて少なくなる。
【００４７】
上記した各効果は、ゲート絶縁膜２１，３１の相互間の距離ｄ が小さいほど大きくなる。距離ｄは、ｔｒμＥ以下、すなわち０．３５ｆμＥ以下であるのが好ましい。ただし、ｔｒ＝ 信号Ｓ，ＸＳの立ち上がり時間であり、ｆ＝前記半導体装置のクロック周波数（１／ｓ）であり、μ＝前記半導体装置のホールのモビリティ（ｃｍ２／ｓＶ）であり、Ｅ＝前記第１のゲート絶縁膜下のチャネル及び前記第２のゲート絶縁膜下のチャネルそれぞれにおける電界強度（Ｖ／ｃｍ）の最大値である。
【００４８】
図４の各図は、図１に示した半導体装置の製造方法を説明する為の斜視図である。まず、図４（Ａ）に示すように、シリコン基板１上に、酸化シリコン膜２をＣＶＤ法により形成し、さらに酸化シリコン膜２上に、シリコン膜１２及び酸化シリコン膜１３を、ＣＶＤ法を用いてこの順に積層する。シリコン膜１２はｎ型シリコン層１０となる膜であり、酸化シリコン膜１３は酸化シリコン層１１となる膜である。
【００４９】
次いで、図４（Ｂ）に示すように、酸化シリコン膜１３上にフォトレジスト膜（ 図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、酸化シリコン膜１３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、酸化シリコン膜１３及びシリコン膜１２をエッチングする。これにより、酸化シリコン膜１３及びシリコン膜１２はパターニングされる。次いで、パターニングされたシリコン膜１２にｎ型不純物を導入する。これにより、ｎ型シリコン層１０及び酸化シリコン層１１が形成される。その後、レジストパターンを除去する。
【００５０】
次いで、図４（Ｃ）に示すように、ｎ型シリコン層１０を熱酸化する。これにより、ｎ型シリコン層１０にはゲート絶縁膜２１，３１が形成される。
【００５１】
次いで、図４（Ｄ）に示すように、ゲート絶縁膜２１，３１を含む全面上にポリシリコン膜を形成する。次いで、このポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート電極２２，３２が形成される。その後、レジストパターンを除去する。
【００５２】
その後、ゲート電極２２，３２をマスクとしたエッチングにより、ゲート電極２２，３２から食み出しているゲート絶縁膜２１，３１を除去する。次いで、ゲート電極２２，３２をマスクとして、ｎ型シリコン層１０にＰ型不純物を導入する。これにより、ｎ型シリコン層１０には、図１（Ｂ）に示したｐ型不純物層２３，２４，３３，３４が形成される。ここで、ｐ型不純物層２３，３３相互間の距離、及びｐ型不純物層２４，３４相互間の距離は、ｐ型不純物層２３，２４，３３，３４の深さのばらつきの平均値の２倍以上とするのが好ましい。
【００５３】
次いで、図４（Ｅ）に示すように、ｎ型シリコン層１０上を含む全面上にＡｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金配線２５，２６，３５，３６が形成される。その後、レジストパターンを除去する。
このようにして、図１の半導体装置が形成される。
【００５４】
以上、本発明の第１の実施形態によれば、直方体状のｎ型シリコン層１０を形成し、ｎ型シリコン層１０の側面１０ａ，１０ｂに、それぞれｐ型ＭＯＳトランジスタ２０，３０を形成している。ｎ型シリコン層１０は、ｐ型ＭＯＳトランジスタ２０，３０の共通のウェルとして機能する。そして、ｐ型ＭＯＳトランジスタ２０のゲート電極２２には信号Ｓが入力され、ｐ型ＭＯＳトランジスタ３０のゲート電極３２には信号Ｓの反転信号ＸＳが入力される。
【００５５】
このため、ｐ型ＭＯＳトランジスタ２０，３０それぞれのチャネル領域に蓄積する電荷（ホール又は電子）は、互いに逆極性となる。従って、ｐ型ＭＯＳトランジスタ２０，３０がスイッチングする際に、互いのチャネル領域に蓄積された電荷が交換される。また、側面１０ａ，１０ｂは、ｎ型シリコン層１０の長手方向の側面であり、互いに対向している。従って、電荷が交換される際に電荷が移動する距離は、従来例と比較して短くなる。
【００５６】
このため、ｐ型ＭＯＳトランジスタ２０，３０のスイッチング速度が速くなる。従って、リンギング防止回路（抵抗挿入など）、プルアップ・プルダウン回路、プッシュプロ回路、スリューレート制御回路、及びＰＬＬ回路等の付属回路を用いなくても、高速（例えば３５０ＧＨｚ）で動作する半導体装置（例えばＡＬＵ：Arithmetic and Logical Unitのレジスタやキャッシュメモリ）を提供することができる。
【００５７】
また、ｎ型シリコン層１０内部でチャネル領域に蓄積された電荷が再利用されることになる。従って、ｐ型ＭＯＳトランジスタ２０，３０の消費電力が小さくなる。
【００５８】
図５は、本発明の第２の実施形態に係る半導体装置の構成を説明する断面図である。本図は、第１の実施形態における図１（Ｂ）に相当する断面図である。本実施形態では、略直方体のｎ型シリコン層１０のうち、ｐ型ＭＯＳトランジスタ２０，３０のソースとなる不純物層が形成される部分は、他の領域より薄くなっていて薄肉部１０ｃを形成している。
【００５９】
薄肉部１０ｃにおいて、ｐ型ＭＯＳトランジスタ２０，３０のソースとなる不純物層は、互いに繋がっており、一つのｐ型不純物層２３を形成している。このため、第１の実施形態と異なり、Ａｌ合金配線３５を形成する必要はない。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６０】
本実施形態に係る半導体装置の製造方法は、ゲート電極２２，３２を形成する工程と、ｐ型不純物層２３，２４，３４を形成する工程の間に、ｎ型シリコン層１０に薄肉部１０ｃを形成する工程が入る点を除いて、第１の実施形態と同一である。
【００６１】
ｎ型シリコン層１０に薄肉部１０ｃが形成される工程の詳細は、以下の通りである。まず、ｎ型シリコン層１０を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ｎ型シリコン層１０を含む全面上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてｎ型シリコン層１０をエッチングする。これにより、ｎ型シリコン層１０に薄肉部１０ｃが形成される。その後、レジストパターンを除去する。
【００６２】
第２の実施形態によっても、第１の実施形態と同一の効果を得ることができる。なお、薄肉部１０ｃの形成方法は上記した例に限られるものではない。例えば、図４に示したシリコン膜１２及び酸化シリコン膜１３をパターニングしてｎ型シリコン層１０を形成する際に、薄肉部１０ｃを形成してもよい。
【００６３】
図６は、本発明の第３の実施形態に係る半導体装置の構成を説明する断面図である。本図は、第１の実施形態における図１（Ｂ）に相当する断面図である。本実施形態に係る半導体装置は、ｎ型シリコン層１０のうちｐ型不純物層２３が形成されている部分が、他の部分と同じ厚さである点を除いて、第２の実施形態に係る半導体装置と同一の構成である。以下、第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６４】
本実施形態に係る半導体装置の製造方法は、薄肉部１０ｃを形成する工程がない点、及び、ｐ型不純物層２３，２４，３４を形成する工程の詳細を除いて、第２の実施形態に係る半導体装置の製造方法と同一である。
【００６５】
本実施形態において、ｐ型不純物層２３，２４，３４を形成する工程の詳細は、以下の通りである。まず、ｎ型シリコン層１０を含む全面上に酸化シリコン膜（図示せず）を例えばＣＶＤ法で薄く形成し、この酸化シリコン膜をパターニングする。これにより、ｎ型シリコン層１０のうちｐ型不純物層２４，３４が形成される領域は、薄い酸化シリコン膜で覆われる。次いで、ｎ型シリコン層１０に不純物を熱拡散により導入する。このとき、不純物が薄いシリコン膜を透過するように、熱拡散条件を設定する。これにより、酸化シリコン膜で覆われた領域は、ｐ型不純物層２３が形成される領域と比べて不純物層が浅くなる。これにより、ｐ型不純物層２３，２４，３４が形成される。その後、前記した酸化シリコン膜を除去する。
【００６６】
この第３の実施形態によっても、第１の実施形態と同一の効果を得ることができる。
【００６７】
図７は、本発明の第４の実施形態に係る半導体装置の構成を説明する断面図である。本図は、第１の実施形態における図１（Ｂ）に相当する断面図である。本実施形態は、ｎ型シリコン層１０のうち、ｐ型不純物層２３，３３で挟まれた部分、及びｐ型不純物層２４，３４で挟まれた部分それぞれが、酸化シリコン層１４となっている点を除いて、第１の実施形態に係る半導体装置と同一の構成である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６８】
第１の実施形態において図２を用いて説明したように、ｐ型ＭＯＳトランジスタ２０，３０の容量Ｃは、反転層による容量Ｃｏｘと、空乏層による容量Ｃｉと、ｎ型シリコン層１０内の電位分布による容量Ｃｂとの和になる。本実施形態では、ｎ型シリコン層１０には酸化シリコン層１４が形成されているため、容量Ｃｂが第１の実施形態と比べて小さくなる。
【００６９】
従って、本実施形態では、第１の実施形態と同一の効果に加えて、ｐ型ＭＯＳトランジスタ２０，３０の容量Ｃに起因した消費電力を小さくできる、という効果を得ることができる。
【００７０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えばｐ型ＭＯＳトランジスタ２０，３０それぞれをｎ型ＭＯＳトランジスタにしてもよい。この場合も上記した効果を得ることができる。
【００７１】
また、ｐ型ＭＯＳトランジスタ２０，３０のゲート絶縁膜２１，３１を互いに対向する位置に配置しているが、これらの位置がずれていた場合でも、上記した効果を得ることができる。ただし、互いに対抗する位置に配置した場合が、最も大きな効果を得ることができる。
【００７２】
また、上記した各実施形態では、ｎ型シリコン層１０は略直方体であるが、他の形状（円柱、円筒、錯体）であってもよい。これらの場合、ｐ型ＭＯＳトランジスタ２０と、ｐ型ＭＯＳトランジスタ３０とは、ｎ型シリコン層１０の本体を介して互いに対向する位置に配置される。
【符号の説明】
【００７３】
１…シリコン基板、２…酸化シリコン膜、１０… ｐ型シリコン層、１０ａ，１０ｂ…側面、１０ｃ…薄肉部、１１，１４…酸化シリコン層、１２…シリコン膜、１３…酸化シリコン膜、２０，３０…ｐ型ＭＯＳトランジスタ、２１，３１…ゲート絶縁膜、２２，３２…ゲート電極、２３，２４，３３，３４…ｐ型不純物層、２５，２６，３５，３６…Ａｌ合金配線、１００…ｐ型シリコン層、１００ａ…ｎ型ウェル、１００ｂ…ｎ型不純物層、１１０…ｐ型ＭＯＳトランジスタ、１１２，１２２…ゲート電極、１１３，１２３…ソース、１２０…ｐ型ＭＯＳバラクタ、１２４…ドレイン
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に本発明は、トランジスタのスイッチング速度を高速化した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図８は、従来の半導体装置の構成を説明する為の断面図である。本図において、ｐ型シリコン層１００にはｎ型ウェル１００ａが形成されている。ｎ型ウェル１００ａ にはｎ型不純物層１００ｂが形成されており、このｎ型不純物層１００ｂを介してｎ 型ウェル１００ａに電圧Ｖｄｄが印加されている。
【０００３】
ｎ型ウェル１００ａ内には、ｐ型ＭＯＳトランジスタ１１０とｐ型ＭＯＳバラクタ１２０が互いに隣接して配置されている。ｐ型ＭＯＳトランジスタ１１０のソース１１３、並びにｐ型ＭＯＳバラクタ１２０のソース１２３及びドレイン１２４にも、電圧Ｖｄｄが印加されている。
【０００４】
ｐ型ＭＯＳトランジスタ１１０のゲート電極１１２には信号Ｓｉｎが印加され、ｐ型ＭＯＳバラクタ１２０のゲート電極１２２には、信号Ｓｉｎの差動信号ＸＳｉｎが入力される。このため、ｐ型ＭＯＳトランジスタ１１０がオンからオフ又はオフからオンに切り替わる場合、ｐ型ＭＯＳトランジスタ１１０のチャネル領域に蓄積していた電荷（例えば電子）と、ｐ型ＭＯＳバラクタ１２０のチャネル領域に蓄積していた電荷（例えばホール）とが交換される。このため、ｐ型ＭＯＳトランジスタ１１０は、ｐ型ＭＯＳバラクタ１２０がない場合と比べて高速でスイッチングする（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１２４６３５号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記した構造のトランジスタよりスイッチング速度が向上したトランジスタが実現すれば、半導体装置の動作速度は更に高速になる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、トランジスタのスイッチング速度を高速化した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層と、
前記半導体層の側面の第１の領域に形成され、第１のゲート絶縁膜、第１のゲート電極、第１のソース不純物層、及び第１のドレイン不純物層を有する第１のトランジスタと、
前記半導体層の側面の、該半導体層を介して前記第１の領域と対向する第２の領域に形成され、第２のゲート絶縁膜、第２のゲート電極、第２のソース不純物層、及び第２のドレイン不純物層を有する第２のトランジスタと、
前記半導体層に形成され、前記第１のトランジスタ及び前記第２のトランジスタに共通なウェルと、
を具備する。
【０００８】
この半導体装置において、前記第１のゲート電極には第１の信号が入力され、前記第２のゲート電極には、前記第１の信号を反転した第２の信号が入力される場合を考える。この場合、前記第１のトランジスタのチャネル領域に蓄積される電荷（例えばホール）と、前記第２のトランジスタのチャネル領域に蓄積される電荷（例えば電子）は、互いに逆極性となる。このため、前記第１のトランジスタがオンの場合には前記第２のトランジスタはバラクタとして機能し、前記第２のトランジスタがオンの場合には前記第１のトランジスタはバラクタとして機能する。
【０００９】
そして、前記第１のトランジスタがオンからオフに切り替わる際には、前記第１のトランジスタのチャネル領域に蓄積されていた電荷と、前記第２のトランジスタのチャネル領域に蓄積されていた電荷とが、前記ウェルを介して交換される。前記第１のトランジスタがオフからオンに切り替わる際も同様である。
【００１０】
また、前記第１のトランジスタが形成された前記第１の領域と、前記第２のトランジスタが形成された前記第２の領域は、前記半導体層を介して互いに対向している。このため、電荷交換の際に電荷が移動する距離が、上記した従来例と比べて短くなる。
【００１１】
従って、前記第１のトランジスタ及び前記第２のトランジスタそれぞれのスイッチング速度が、上記した従来例と比べて速くなる。
【００１２】
また、前記第１のトランジスタ及び前記第２のトランジスタそれぞれのチャネル領域に蓄積された電荷は、これらトランジスタがスイッチングする際に交換されるため、前記半導体層の外部に出て行かずに再利用される。従って、前記第１のトランジスタ及び前記第２のトランジスタの消費電力が小さくなる。
【００１３】
なお、前記第１のゲート電極及び前記第２のゲート電極は、例えばポリシリコン電極であるが、メタル電極であってもよい。
【００１４】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の間に挟まれている前記半導体層の厚さは、０．３５ｆμＥ以下であるのが好ましい。ただし、ｆ＝前記半導体装置のクロック周波数（１／ｓ）、μ＝前記半導体装置のホールのモビリティ（ｃｍ２／ｓＶ）、Ｅ＝前記第１のゲート絶縁膜下のチャネル及び前記第２のゲート絶縁膜下のチャネルそれぞれにおける電界強度（Ｖ／ｃｍ）の最大値である。
【００１５】
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、前記半導体層を介して互いに対向する位置に配置されているのが好ましいが、ずれていてもよい。
【００１６】
前記第１のソース不純物層及び前記第２のソース不純物層は、互いに繋がって一つの不純物層を形成していてもよい。この場合、前記第１のソース不純物層及び第２のソース不純物層が位置する前記半導体層の厚さは、前記第１のドレイン不純物層及び第２のドレイン不純物層が位置する前記半導体層の厚さより薄くてもよい。
【００１７】
前記第１のソース不純物層及び前記第２のソース不純物層は、前記半導体層を介して互いに対向する位置に配置されており、かつ、前記第１のドレイン不純物層及び前記第２のドレイン不純物層は、前記半導体層を介して互いに対向する位置に配置されている場合、前記半導体層は、前記第１ソース不純物層と前記第２のソース不純物層の間に挟まれた第１の酸化物層と、前記第１のドレイン不純物層と前記第２のドレイン不純物層の間に挟まれた第２の酸化物層とを有していてもよい。この場合、前記第１のトランジスタ及び前記第２のトランジスタそれぞれの容量のうち、前記ソース不純物層及び前記ドレイン不純物層に起因している容量が小さくなるため、消費電力が更に小さくなる。
【００１８】
前記半導体層は、例えば略直方体である。この場合、前記第１ の領域は前記略直方体の第１の側面であり、前記第２の領域は、前記第１の側面の反対面である。前記第１の側面及び前記反対面は、長手方向の側面であるのが好ましい。
【００１９】
本発明に係る半導体装置の製造方法は、第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する略直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に第１のゲート絶縁膜を形成し、かつ前記半導体層の第２の側面に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
前記第１の側面に、前記第１のソース不純物層及び第１のドレイン不純物層を形成し、かつ前記第２の側面に、前記第２のソース不純物層及び第２のドレイン不純物層を形成する工程とを具備する。
【００２０】
前記半導体層を形成する工程と、前記第１及び第２のソース不純物層並びに前記第１及び第２のドレイン不純物層を形成する工程の間に、前記半導体層上に位置する上部絶縁層を形成する工程を具備し、
前記第１及び第２のソース不純物層並びに前記第１及び第２のドレイン不純物層を形成する工程は、前記第１のゲート電極、前記第２のゲート電極、及び前記上部絶縁層をマスクとして前記半導体層に不純物を導入する工程であってもよい。
【００２１】
本発明に係る他の半導体装置の製造方法は、第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する略直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記半導体層の一部を加工することにより、前記半導体層に、前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極に挟まれた領域に隣接し、厚さが他の部分より薄い薄肉部を形成する工程と、
前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極をマスクとして前記半導体層に不純物を導入することにより、前記薄肉部の全体に不純物が分散していて第１のトランジスタのソース及び第２のトランジスタの共通ソースとして機能するソース不純物層を形成するとともに、前記第１の側面に第１のトランジスタのドレイン不純物層を形成し、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程とを具備する。
【００２２】
本発明に係る他の半導体装置の製造方法は、第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する略直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上、前記第２のトランジスタのゲート絶縁膜上、前記半導体層上、及び前記上部絶縁層上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記第１のトランジスタのゲート絶縁膜上に、第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記第１の側面のうち前記第１のトランジスタのドレイン不純物層が形成される領域上、及び、前記第２の側面のうち前記第２のトランジスタのドレイン不純物層が形成される領域上それぞれに、被覆膜を形成する工程と、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極、及び前記上部絶縁層をマスクとして、不純物が前記被覆膜を透過する条件で前記半導体層に不純物を導入することにより、前記第１の側面から前記第２の側面まで不純物が拡散していて第１及び第２のトランジスタそれぞれのソースとして機能するソース不純物層を形成するとともに、前記第１の側面に前記第１のトランジスタのドレイン不純物層を形成し、かつ、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程とを具備する。
【図面の簡単な説明】
【００２３】
【図１】（Ａ）は本発明の第１の実施形態に係る半導体装置の斜視図、（Ｂ）は（Ａ）を直線Ａ−Ａを含む水平面で切断した断面図、（Ｃ）は（Ａ）の半導体装置の回路図。
【図２】ｐ型ＭＯＳトランジスタにおけるゲート・ソース間の電圧Ｖｇｓと、チャネル領域に蓄積される電荷の量との関係を説明するグラフ。
【図３】（Ａ）はｐ型ＭＯＳトランジスタ２０のゲート電極２２に入力される信号Ｓ、及びｐ型ＭＯＳトランジスタ３０のゲート電極３２に入力される反転信号ＸＳの一例を示す図。（Ｂ），（Ｃ）の各図は、それぞれ図３のｔ＝ｔ１，ｔ２の場合におけるｐ型ＭＯＳトランジスタ２０，３０のチャネル領域の電荷を説明する図。
【図４】（Ａ）は図１に示した半導体装置の製造方法を説明する為の斜視図、（Ｂ）は（Ａ）の次の工程を説明する為の斜視図、（Ｃ）は（Ｂ）の次の工程を説明する為の斜視図、（Ｄ）は（Ｃ）の次の工程を説明する為の斜視図、（Ｅ）は（Ｄ）の次の工程を説明する為の斜視図。
【図５】第２の実施形態に係る半導体装置の構成を説明する断面図。
【図６】第３の実施形態に係る半導体装置の構成を説明する断面図。
【図７】第４の実施形態に係る半導体装置の構成を説明する断面図。
【図８】従来の半導体装置の構成を説明する為の断面図。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は、本発明の第１の実施形態に係る半導体装置の斜視図であり、図１（Ｂ）は、図１（Ａ）を、直線Ａ−Ａを含む水平面で切断した断面図である。図１（Ｃ）は図１（Ａ）に示した半導体装置の回路図である。この半導体装置は、略直方体のｎ型シリコン層１０の長手方向の側面１０ａ，１０ｂに、それぞれｐ型ＭＯＳトランジスタ２０，３０を形成したものである。ｐ型ＭＯＳトランジスタ２０のゲート電極２２には信号Ｓが入力され、ｐ型ＭＯＳトランジスタ３０のゲート電極３２には、信号Ｓを反転させた反転信号ＸＳが入力される。すなわち、ｐ型ＭＯＳトランジスタ２０，３０には差動信号が入力される。
【００２５】
ｎ型シリコン層１０は、シリコン基板１上の酸化シリコン膜２上に形成されており、全体が、プレーナー型のｐ型ＭＯＳトランジスタにおけるｎ型ウェルとして機能する。すなわち、ｐ型ＭＯＳトランジスタ２０，３０は、同一のｎ型ウェルに形成されている。ｎ型シリコン層１０の上面には酸化シリコン層１１が形成されている。ｎ型シリコン層１０の側面１０ａには、ｐ型ＭＯＳトランジスタ２０のゲート絶縁膜２１、並びにソース及びドレインとなるｐ型不純物層２３，２４が形成されている。ゲート絶縁膜２１上にはゲート電極２２が形成されており、ｐ型不純物層２３，２４には、それぞれＡｌ合金配線２５，２６が接続されている。
【００２６】
また、ｎ型シリコン層１０の側面１０ｂには、ｐ型ＭＯＳトランジスタ３０のゲート絶縁膜３１、並びにソース及びドレインとなるｐ 型不純物層３３，３４が形成されている。ゲート絶縁膜３１上にはゲート電極３２が形成されており、ｐ型不純物層３３，３４には、それぞれＡｌ合金配線３５，３６が形成されている。
【００２７】
なお、ゲート電極２２，３２は、例えばポリシリコン電極である。この場合、ゲート電極２２，３２は、ｎ型不純物及びｐ型不純物の双方が導入されたデュアル・ドーップド・ポリシリコンで形成されるのが好ましい。このようにすると、ｐ型ＭＯＳトランジスタ２０，３０の動作に必要な閾値電圧を低くすることができるため、ｐ型ＭＯＳトランジスタ２０，３０を微細化することができる。
【００２８】
また、ゲート電極２２，３２は、メタル電極であってもよい。ゲート絶縁膜２１，３１の極薄化が進んだ場合、ゲート電極２２，３２がポリシリコンで形成されていると、ゲート電極２２，３２に生じる空乏層容量が問題になる。これに対し、ゲート電極２２，３２をメタル電極にすると、このような問題が生じない。なお、この場合のゲート電極２２，３２の材質は、例えばシリサイド金属など、シリコンにミッドギャップ付近の仕事関数を有しているものが好ましい。また、動作時に熱が発生するため、耐熱性を有するのが好ましい。
【００２９】
また、ｐ型ＭＯＳトランジスタ２０，３０は互いに対向する位置に配置されている。詳細には、ゲート絶縁膜２１，３１、ｐ型不純物層２３，３３、及びｐ型不純物層２４，３４が、それぞれ互いに対向している。
【００３０】
図２は、ｐ型ＭＯＳトランジスタ２０，３０におけるゲート・ソース間の電圧Ｖｇｓと、ｐ型ＭＯＳトランジスタ２０，３０のチャネル領域に蓄積される電荷の量との関係を説明するグラフである。以下、ｐ型ＭＯＳトランジスタ２０を例に挙げて説明する。電圧Ｖｇｓは、ゲート電極２２に入力される信号Ｓによって変化する。
【００３１】
電圧Ｖｇｓがマイナスである場合、ゲート絶縁膜２１の下に位置するチャネル領域には、容量Ｃｏｘを有する反転層が形成される。この反転層に蓄積される電荷はホールである。また、反転層の下には空乏層が形成されるが、この空乏層も容量Ｃｉを有している。また、反転層が形成されることによりｎ型シリコン層１０内に電位分布が生じるが、この電位分布によってｎ型シリコン層１０は容量Ｃｂを有する。このように、ｐ型ＭＯＳトランジスタ２０の容量Ｃは、容量Ｃｏｘ，Ｃｉ，Ｃｂの和となる。ただし、容量Ｃｏｘが支配的である。
【００３２】
電圧Ｖｇｓのマイナス値が十分に大きい場合、ｐ型ＭＯＳトランジスタ２０には強反転層が形成され、容量Ｃは一定値Ｃｍａｘとなる。この状態において、ｐ型ＭＯＳトランジスタ２０はオン状態になる。
【００３３】
その後、電圧Ｖｇｓをマイナス電位から０電位に向けて上昇させる。すると、ホールが離散していき、反転層が中間反転状態から弱反転状態になる。これにより、容量Ｃが減少し、最小値Ｃｍｉｎとなる。この状態において、ｐ型ＭＯＳトランジスタ２０はオフ状態になる
【００３４】
さらに電圧Ｖｇｓが上昇してプラス電位になっていくと、今度は電子が蓄積されていき、容量Ｃが増大する。電圧Ｖｇｓのプラス電位が十分に大きくなると、ｐ型ＭＯＳトランジスタ２０の容量Ｃは一定値Ｃｍａｘとなる。この状態において、ｐ型ＭＯＳトランジスタ２０はオフ状態にあり、かつバラクタとして機能する。
【００３５】
このように、電圧Ｖｇｓがマイナス電位からプラス電位に変化し、ｐ型ＭＯＳトランジスタ２０がオンからオフに切り替わる場合、Ｑ＝２Ｖｓ（Ｃｍａｘ−Ｃｍｉｎ）の電荷量がチャネル領域を移動する必要がある。ただし、Ｖｓ＝電圧Ｖｇｓの振幅である。電圧Ｖｇｓがプラス電位からマイナス電位に変化し、ｐ型ＭＯＳトランジスタ２０がオフ状態からオン状態になる場合も同様である。なお、この関係式は一般的なＭＯＳトランジスタにも適用される。
【００３６】
一般的な構造のＭＯＳトランジスタにおいて、入力される信号の周波数が高くなると、ホールの移動が信号の電位変化に追従できなくなる場合がある。この場合、ＭＯＳトランジスタのオン／オフが切り替わらない。
【００３７】
これに対し、図３の各図を用いて説明するように、本実施形態では、ｐ型ＭＯＳトランジスタ２０，３０には差動信号が入力されるため、ｐ型ＭＯＳトランジスタ２０のチャネル領域に蓄積された電荷と、ｐ型ＭＯＳトランジスタ３０に蓄積された電荷とがスイッチングの際に交換される。従って、信号の周波数が高くても、オン／オフが切り替わる。
【００３８】
図３（Ａ）は、ｐ型ＭＯＳトランジスタ２０のゲート電極２２に入力される信号Ｓ、及びｐ型ＭＯＳトランジスタ３０のゲート電極３２に入力される反転信号ＸＳの一例を示す図である。図３（Ｂ），（Ｃ）の各図は、それぞれ図３（Ａ）のｔ＝ｔ１，ｔ２の場合におけるｐ型ＭＯＳトランジスタ２０，３０のチャネル領域の電荷を説明する図である。
【００３９】
図３（Ａ）に示すように、ｔ＝０において、信号Ｓがマイナスのハイレベル電位にある状態において、ｐ型ＭＯＳトランジスタ２０はオン状態にあり、チャネル領域にはキャリアとなるホールが蓄積されている。この場合、反転信号ＸＳはプラスのハイレベル電位にあるため、ｐ型ＭＯＳトランジスタ３０はオフ状態かつバラクタとして機能しており、そのチャネル領域には電子が蓄積されている。
【００４０】
そして、ｔ＝ｔ１では、信号Ｓはマイナスのハイレベル電位から０電位までの立ち下り過程にあり、反転信号ＸＳはプラスのハイレベル電位から０電位までの立ち下がり過程にある。
【００４１】
図３（Ｂ）に示すように、ｔ＝ｔ１では、ｐ型ＭＯＳトランジスタ２０では、チャネル領域に位置するホールが徐々に拡散していき、ｐ型ＭＯＳトランジスタ３０では、チャネル領域に位置する電子が徐々に拡散していく。
【００４２】
その後、図３（Ａ）に示すように、ｔ＝ｔ２になると、信号Ｓは０電位からプラスのハイレベル電位への立ち上がり過程にあり、反転信号ＸＳは０電位からマイナスのハイレベル電位への立ち上がり過程にある。
【００４３】
図３（Ｃ）に示すように、ｔ＝ｔ２において、ホールはｐ型ＭＯＳトランジスタ３０のチャネル領域に移動し、電子はｐ型ＭＯＳトランジスタ２０のチャネル領域に移動する。そして、ｐ型ＭＯＳトランジスタ２０はオンからオフに切り替わり、バラクタとして機能する。また、ｐ型ＭＯＳトランジスタ３０はオフからオンに切り替わる。
【００４４】
このように、ｐ型ＭＯＳトランジスタ２０，３０がスイッチングする場合、互いが保持している電荷は交換されるが、その際に電荷が移動する距離は、従来例と比較して短い（ｎ型シリコン層１０の厚さｄ未満）。従って、ｐ型ＭＯＳトランジスタ２０，３０は、高速でスイッチングする。
【００４５】
例えばホールのμ＝４×１０２（ｃｍ２／ｓＶ：温度が３００ｋ、キャリア濃度が１０１４〜１０１５／ｃｍ３）、ソース電圧が１．８Ｖである場合、ホールのドリフト拡散速度＝７．２×１０２（ｃｍ２／ｓ）となる。この条件で距離ｄ＝２００ｎｍである場合、ホールが距離ｄを移動するために必要な時間ｔは、ｄ＝（Ｄ×ｔ）０．５から計算すると、０．５５ｐｓとなる。従って、ｐ型ＭＯＳトランジスタ２０は、例えば３５０ＧＨｚ（ｔ＝１ｐｓが必要）という高速でオン状態からオフ状態に切り替わることが可能である。
【００４６】
また、電荷の交換がｎ型シリコン層１０の内部で行われるため、半導体装置の外部に電荷が移動しない。従って、スイッチングする際のｐ型ＭＯＳトランジスタ２０，３０の消費電力が、従来と比べて少なくなる。
【００４７】
上記した各効果は、ゲート絶縁膜２１，３１の相互間の距離ｄ が小さいほど大きくなる。距離ｄは、ｔｒμＥ以下、すなわち０．３５ｆμＥ以下であるのが好ましい。ただし、ｔｒ＝ 信号Ｓ，ＸＳの立ち上がり時間であり、ｆ＝前記半導体装置のクロック周波数（１／ｓ）であり、μ＝前記半導体装置のホールのモビリティ（ｃｍ２／ｓＶ）であり、Ｅ＝前記第１のゲート絶縁膜下のチャネル及び前記第２のゲート絶縁膜下のチャネルそれぞれにおける電界強度（Ｖ／ｃｍ）の最大値である。
【００４８】
図４の各図は、図１に示した半導体装置の製造方法を説明する為の斜視図である。まず、図４（Ａ）に示すように、シリコン基板１上に、酸化シリコン膜２をＣＶＤ法により形成し、さらに酸化シリコン膜２上に、シリコン膜１２及び酸化シリコン膜１３を、ＣＶＤ法を用いてこの順に積層する。シリコン膜１２はｎ型シリコン層１０となる膜であり、酸化シリコン膜１３は酸化シリコン層１１となる膜である。
【００４９】
次いで、図４（Ｂ）に示すように、酸化シリコン膜１３上にフォトレジスト膜（ 図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、酸化シリコン膜１３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、酸化シリコン膜１３及びシリコン膜１２をエッチングする。これにより、酸化シリコン膜１３及びシリコン膜１２はパターニングされる。次いで、パターニングされたシリコン膜１２にｎ型不純物を導入する。これにより、ｎ型シリコン層１０及び酸化シリコン層１１が形成される。その後、レジストパターンを除去する。
【００５０】
次いで、図４（Ｃ）に示すように、ｎ型シリコン層１０を熱酸化する。これにより、ｎ型シリコン層１０にはゲート絶縁膜２１，３１が形成される。
【００５１】
次いで、図４（Ｄ）に示すように、ゲート絶縁膜２１，３１を含む全面上にポリシリコン膜を形成する。次いで、このポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート電極２２，３２が形成される。その後、レジストパターンを除去する。
【００５２】
その後、ゲート電極２２，３２をマスクとしたエッチングにより、ゲート電極２２，３２から食み出しているゲート絶縁膜２１，３１を除去する。次いで、ゲート電極２２，３２をマスクとして、ｎ型シリコン層１０にＰ型不純物を導入する。これにより、ｎ型シリコン層１０には、図１（Ｂ）に示したｐ型不純物層２３，２４，３３，３４が形成される。ここで、ｐ型不純物層２３，３３相互間の距離、及びｐ型不純物層２４，３４相互間の距離は、ｐ型不純物層２３，２４，３３，３４の深さのばらつきの平均値の２倍以上とするのが好ましい。
【００５３】
次いで、図４（Ｅ）に示すように、ｎ型シリコン層１０上を含む全面上にＡｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金配線２５，２６，３５，３６が形成される。その後、レジストパターンを除去する。
このようにして、図１の半導体装置が形成される。
【００５４】
以上、本発明の第１の実施形態によれば、直方体状のｎ型シリコン層１０を形成し、ｎ型シリコン層１０の側面１０ａ，１０ｂに、それぞれｐ型ＭＯＳトランジスタ２０，３０を形成している。ｎ型シリコン層１０は、ｐ型ＭＯＳトランジスタ２０，３０の共通のウェルとして機能する。そして、ｐ型ＭＯＳトランジスタ２０のゲート電極２２には信号Ｓが入力され、ｐ型ＭＯＳトランジスタ３０のゲート電極３２には信号Ｓの反転信号ＸＳが入力される。
【００５５】
このため、ｐ型ＭＯＳトランジスタ２０，３０それぞれのチャネル領域に蓄積する電荷（ホール又は電子）は、互いに逆極性となる。従って、ｐ型ＭＯＳトランジスタ２０，３０がスイッチングする際に、互いのチャネル領域に蓄積された電荷が交換される。また、側面１０ａ，１０ｂは、ｎ型シリコン層１０の長手方向の側面であり、互いに対向している。従って、電荷が交換される際に電荷が移動する距離は、従来例と比較して短くなる。
【００５６】
このため、ｐ型ＭＯＳトランジスタ２０，３０のスイッチング速度が速くなる。従って、リンギング防止回路（抵抗挿入など）、プルアップ・プルダウン回路、プッシュプロ回路、スリューレート制御回路、及びＰＬＬ回路等の付属回路を用いなくても、高速（例えば３５０ＧＨｚ）で動作する半導体装置（例えばＡＬＵ：Arithmetic and Logical Unitのレジスタやキャッシュメモリ）を提供することができる。
【００５７】
また、ｎ型シリコン層１０内部でチャネル領域に蓄積された電荷が再利用されることになる。従って、ｐ型ＭＯＳトランジスタ２０，３０の消費電力が小さくなる。
【００５８】
図５は、本発明の第２の実施形態に係る半導体装置の構成を説明する断面図である。本図は、第１の実施形態における図１（Ｂ）に相当する断面図である。本実施形態では、略直方体のｎ型シリコン層１０のうち、ｐ型ＭＯＳトランジスタ２０，３０のソースとなる不純物層が形成される部分は、他の領域より薄くなっていて薄肉部１０ｃを形成している。
【００５９】
薄肉部１０ｃにおいて、ｐ型ＭＯＳトランジスタ２０，３０のソースとなる不純物層は、互いに繋がっており、一つのｐ型不純物層２３を形成している。このため、第１の実施形態と異なり、Ａｌ合金配線３５を形成する必要はない。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６０】
本実施形態に係る半導体装置の製造方法は、ゲート電極２２，３２を形成する工程と、ｐ型不純物層２３，２４，３４を形成する工程の間に、ｎ型シリコン層１０に薄肉部１０ｃを形成する工程が入る点を除いて、第１の実施形態と同一である。
【００６１】
ｎ型シリコン層１０に薄肉部１０ｃが形成される工程の詳細は、以下の通りである。まず、ｎ型シリコン層１０を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ｎ型シリコン層１０を含む全面上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてｎ型シリコン層１０をエッチングする。これにより、ｎ型シリコン層１０に薄肉部１０ｃが形成される。その後、レジストパターンを除去する。
【００６２】
第２の実施形態によっても、第１の実施形態と同一の効果を得ることができる。なお、薄肉部１０ｃの形成方法は上記した例に限られるものではない。例えば、図４に示したシリコン膜１２及び酸化シリコン膜１３をパターニングしてｎ型シリコン層１０を形成する際に、薄肉部１０ｃを形成してもよい。
【００６３】
図６は、本発明の第３の実施形態に係る半導体装置の構成を説明する断面図である。本図は、第１の実施形態における図１（Ｂ）に相当する断面図である。本実施形態に係る半導体装置は、ｎ型シリコン層１０のうちｐ型不純物層２３が形成されている部分が、他の部分と同じ厚さである点を除いて、第２の実施形態に係る半導体装置と同一の構成である。以下、第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６４】
本実施形態に係る半導体装置の製造方法は、薄肉部１０ｃを形成する工程がない点、及び、ｐ型不純物層２３，２４，３４を形成する工程の詳細を除いて、第２の実施形態に係る半導体装置の製造方法と同一である。
【００６５】
本実施形態において、ｐ型不純物層２３，２４，３４を形成する工程の詳細は、以下の通りである。まず、ｎ型シリコン層１０を含む全面上に酸化シリコン膜（図示せず）を例えばＣＶＤ法で薄く形成し、この酸化シリコン膜をパターニングする。これにより、ｎ型シリコン層１０のうちｐ型不純物層２４，３４が形成される領域は、薄い酸化シリコン膜で覆われる。次いで、ｎ型シリコン層１０に不純物を熱拡散により導入する。このとき、不純物が薄いシリコン膜を透過するように、熱拡散条件を設定する。これにより、酸化シリコン膜で覆われた領域は、ｐ型不純物層２３が形成される領域と比べて不純物層が浅くなる。これにより、ｐ型不純物層２３，２４，３４が形成される。その後、前記した酸化シリコン膜を除去する。
【００６６】
この第３の実施形態によっても、第１の実施形態と同一の効果を得ることができる。
【００６７】
図７は、本発明の第４の実施形態に係る半導体装置の構成を説明する断面図である。本図は、第１の実施形態における図１（Ｂ）に相当する断面図である。本実施形態は、ｎ型シリコン層１０のうち、ｐ型不純物層２３，３３で挟まれた部分、及びｐ型不純物層２４，３４で挟まれた部分それぞれが、酸化シリコン層１４となっている点を除いて、第１の実施形態に係る半導体装置と同一の構成である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６８】
第１の実施形態において図２を用いて説明したように、ｐ型ＭＯＳトランジスタ２０，３０の容量Ｃは、反転層による容量Ｃｏｘと、空乏層による容量Ｃｉと、ｎ型シリコン層１０内の電位分布による容量Ｃｂとの和になる。本実施形態では、ｎ型シリコン層１０には酸化シリコン層１４が形成されているため、容量Ｃｂが第１の実施形態と比べて小さくなる。
【００６９】
従って、本実施形態では、第１の実施形態と同一の効果に加えて、ｐ型ＭＯＳトランジスタ２０，３０の容量Ｃに起因した消費電力を小さくできる、という効果を得ることができる。
【００７０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えばｐ型ＭＯＳトランジスタ２０，３０それぞれをｎ型ＭＯＳトランジスタにしてもよい。この場合も上記した効果を得ることができる。
【００７１】
また、ｐ型ＭＯＳトランジスタ２０，３０のゲート絶縁膜２１，３１を互いに対向する位置に配置しているが、これらの位置がずれていた場合でも、上記した効果を得ることができる。ただし、互いに対抗する位置に配置した場合が、最も大きな効果を得ることができる。
【００７２】
また、上記した各実施形態では、ｎ型シリコン層１０は略直方体であるが、他の形状（円柱、円筒、錯体）であってもよい。これらの場合、ｐ型ＭＯＳトランジスタ２０と、ｐ型ＭＯＳトランジスタ３０とは、ｎ型シリコン層１０の本体を介して互いに対向する位置に配置される。
【符号の説明】
【００７３】
１…シリコン基板、２…酸化シリコン膜、１０… ｐ型シリコン層、１０ａ，１０ｂ…側面、１０ｃ…薄肉部、１１，１４…酸化シリコン層、１２…シリコン膜、１３…酸化シリコン膜、２０，３０…ｐ型ＭＯＳトランジスタ、２１，３１…ゲート絶縁膜、２２，３２…ゲート電極、２３，２４，３３，３４…ｐ型不純物層、２５，２６，３５，３６…Ａｌ合金配線、１００…ｐ型シリコン層、１００ａ…ｎ型ウェル、１００ｂ…ｎ型不純物層、１１０…ｐ型ＭＯＳトランジスタ、１１２，１２２…ゲート電極、１１３，１２３…ソース、１２０…ｐ型ＭＯＳバラクタ、１２４…ドレイン
【特許請求の範囲】
【請求項１】
第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記半導体層の一部を加工することにより、前記半導体層に、前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極に挟まれた領域に隣接し、厚さが他の部分より薄い薄肉部を形成する工程と、
前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極をマスクとして前記半導体層に不純物を導入することにより、前記薄肉部の全体に不純物が分散していて第１のトランジスタのソース及び第２のトランジスタの共通ソースとして機能するソース不純物層を形成するとともに、前記第１の側面に第１のトランジスタのドレイン不純物層を形成し、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上、前記第２のトランジスタのゲート絶縁膜上、前記半導体層上、及び前記上部絶縁層上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記第１のトランジスタのゲート絶縁膜上に、第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記第１の側面のうち前記第１のトランジスタのドレイン不純物層が形成される領域上、及び、前記第２の側面のうち前記第２のトランジスタのドレイン不純物層が形成される領域上それぞれに、被覆膜を形成する工程と、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極、及び前記上部絶縁層をマスクとして、不純物が前記被覆膜を透過する条件で前記半導体層に不純物を導入することにより、前記第１の側面から前記第２の側面まで不純物が拡散していて第１及び第２のトランジスタそれぞれのソースとして機能するソース不純物層を形成するとともに、前記第１の側面に前記第１のトランジスタのドレイン不純物層を形成し、かつ、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１】
第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記半導体層の一部を加工することにより、前記半導体層に、前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極に挟まれた領域に隣接し、厚さが他の部分より薄い薄肉部を形成する工程と、
前記第１のトランジスタのゲート電極及び前記第２のトランジスタのゲート電極をマスクとして前記半導体層に不純物を導入することにより、前記薄肉部の全体に不純物が分散していて第１のトランジスタのソース及び第２のトランジスタの共通ソースとして機能するソース不純物層を形成するとともに、前記第１の側面に第１のトランジスタのドレイン不純物層を形成し、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１の絶縁膜の一部上に、不純物が導入されていてウェルとして機能する直方体の半導体層を形成する工程と、
前記半導体層の第１の側面に、第１のトランジスタのゲート絶縁膜を形成し、かつ前記第１の側面の対向面である第２の側面に、第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上、前記第２のトランジスタのゲート絶縁膜上、前記半導体層上、及び前記上部絶縁層上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記第１のトランジスタのゲート絶縁膜上に、第１のトランジスタのゲート電極を形成し、かつ前記第２のトランジスタのゲート絶縁膜上に、前記第１のトランジスタのゲート電極と対向する位置にある第２のトランジスタのゲート電極を形成する工程と、
前記第１の側面のうち前記第１のトランジスタのドレイン不純物層が形成される領域上、及び、前記第２の側面のうち前記第２のトランジスタのドレイン不純物層が形成される領域上それぞれに、被覆膜を形成する工程と、
前記第１のトランジスタのゲート電極、前記第２のトランジスタのゲート電極、及び前記上部絶縁層をマスクとして、不純物が前記被覆膜を透過する条件で前記半導体層に不純物を導入することにより、前記第１の側面から前記第２の側面まで不純物が拡散していて第１及び第２のトランジスタそれぞれのソースとして機能するソース不純物層を形成するとともに、前記第１の側面に前記第１のトランジスタのドレイン不純物層を形成し、かつ、かつ、前記第２の側面に、前記第１のトランジスタのドレイン不純物層と分離された前記第２のトランジスタのドレイン不純物層を形成する工程と、
を具備する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１５１４９６（Ｐ２０１２−１５１４９６Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−６９５５９（Ｐ２０１２−６９５５９）
【出願日】平成２４年３月２６日（２０１２．３．２６）
【分割の表示】特願２００５−２３７２５３（Ｐ２００５−２３７２５３）の分割
【原出願日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５００１３２２１４）学校法人明星学苑 (23)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２４年３月２６日（２０１２．３．２６）
【分割の表示】特願２００５−２３７２５３（Ｐ２００５−２３７２５３）の分割
【原出願日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５００１３２２１４）学校法人明星学苑 (23)
【Ｆターム（参考）】
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