半導体装置の製造方法
【課題】 閾値電圧の低い金属ゲート電極においてPMISFETの製造方法を提供する。
【解決手段】 半導体基板10上にPMISFETを作製する方法であって、半導体基板10上に絶縁膜20を形成する工程と、半導体基板10及び絶縁膜20をハロゲン化合物を含むガスにさらして、絶縁膜20上に吸着層110を形成する工程と、吸着層110上に金属を含むゲート電極40を形成して、吸着層110とゲート電極40を反応させて、吸着層110をハロゲン含有金属層にする工程とを有することを特徴とする半導体装置の製造方法。
【解決手段】 半導体基板10上にPMISFETを作製する方法であって、半導体基板10上に絶縁膜20を形成する工程と、半導体基板10及び絶縁膜20をハロゲン化合物を含むガスにさらして、絶縁膜20上に吸着層110を形成する工程と、吸着層110上に金属を含むゲート電極40を形成して、吸着層110とゲート電極40を反応させて、吸着層110をハロゲン含有金属層にする工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
CMISFET(Complimentary Metal Insulator Semiconductor Field Effect transistor)の高性能化は、これまで素子を微細化することで実現されてきた。しかし、素子の物理サイズ縮小による性能向上は限界を迎え、新材料の適用が不可避な状況にある。
【0003】
例えば、ゲート絶縁膜においては、従来使用されてきたシリコン酸化膜やシリコンオキシナイトライド膜では、薄膜化によって基板−電極間の電子・ホールトンネル確率が増加し、リーク電流が増加する問題が顕在化してきた。このため、ZrO2、HfO2、HfZrO、HfSiONといった、誘電率の高い絶縁膜の開発が進められている。
【0004】
またゲート電極では、シリコン空乏層による容量を減らすため、これまで用いられたB/P・As添加多結晶シリコン膜のような、Siの価電子帯端、伝導帯端と同程度の実効仕事関数を示し、且つ半導体素子製造プロセスに適合可能な、高耐熱性を有する金属材料については知られていない。例えば、AlやTi等の真空仕事関数の小さな材料は一般に反応性が高く、また真空仕事関数の大きな貴金属(白金等)等は融点が十分高くないため、これら材料を電極としてゲート絶縁膜上に形成し、チャネル拡散層の不純物活性化用の高温熱処理を施すと、ゲート絶縁膜の絶縁性低下が生じやすい。さらに、B/P・As添加多結晶シリコン膜や、Siの価電子帯端、伝導帯端に近い実効仕事関数を有する金属膜を、HfO2やHfSiONといった高誘電率絶縁膜上に形成して高温熱処理を施すと、実効仕事関数がSiのミッドギャップ付近に近い値に変化することが知られている。このように、ゲート電極の実効仕事関数がSiの価電子帯端、伝導帯端に近い実効仕事関数から外れると、FET(Field Effect Transistor)の閾値が増加して素子性能が劣化する。
【0005】
そこで、真空仕事関数がシリコンのミッドギャップ付近に位置し、且つ融点が高い化合物材料(例えば、TiNやTaC)を、NMISFET(N Channel Metal Insulator Field Effect Transistor)とPMISFET(P Channel Metal Insulator Field Effect Transistor)共通の金属電極として用い、絶縁膜やチャネルの工夫により、FETのフラットバンド電圧を変化させる試みがなされている。一例として、NMISFETに対してはゲート絶縁膜への希土類・アルカリ土類元素の導入が、PMISFETに対してはゲート絶縁膜へのアルミニウムの導入が挙げられる。これは、高誘電率絶縁膜とシリコン界面層との間に、希土類・アルカリ土類元素/アルミニウムを存在させると、フラットバンド電圧が負/正にシフトする減少に基づく技術である。希土類元素については、ゲート絶縁膜中に導入しても素子性能の劣化はあまり見られず、実用化に向けた検討が進められている。ところがアルミニウムについては、絶縁膜に導入すると負の固定電荷を生成し、チャネル中のキャリア移動度の低下が生じやすい。
【0006】
他方、酸素元素、窒素元素、ハロゲン元素は、金属元素に比べて電気陰性度が大きいことから、一般に金属を酸化・窒化・ハロゲン化すると仕事関数が増加する。そこでイオン注入により、PMISFETの金属電極のみに酸素や窒素、ハロゲンを導入する方法が提案されている(例えば、特許文献1を参照)。但し、金属電極の仕事関数は、ゲート絶縁膜との界面近傍の膜組成で決定されるため、仕事関数を大きく増加させるためには、多量の酸素・窒素・ハロゲンを、ゲート絶縁膜界面近傍の金属膜に導入する必要がある。
【0007】
しかし、イオン注入では、特定領域のみに元素を導入することはできない。すなわち、ゲート絶縁膜との界面近傍の金属膜に酸素・窒素・ハロゲンを導入すると、ゲート絶縁膜や、絶縁膜界面から離れた金属膜にもある程度の酸素イオン・窒素イオン・ハロゲンイオンが導入され、イオン照射によるゲート絶縁膜の絶縁性低下や、金属電極の抵抗増加の問題が生じる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2003−273350公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
このように、従来のMISFETでは、金属膜をゲート電極として用いると、金属電極の仕事関数とSiの仕事関数が乖離し、閾値電圧が増加しやすい問題があった。
【0010】
そこで、本発明の目的は、イオン注入を用いることなく、閾値電圧の低い、金属ゲート電極のPMISFETを製造する方法を提供することにある。
【課題を解決するための手段】
【0011】
上記目的を達成するために、本発明による半導体装置の製造方法は、半導体基板上にPMISFETを作製する方法であって、前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物を含むガスにさらして、前記絶縁膜上に吸着層を形成する工程と、前記吸着層上に金属を含むゲート電極を形成して、前記吸着層と前記ゲート電極を反応させて、前記吸着層をハロゲン含有金属層にする工程とを有することを特徴とする。
【0012】
また、本発明による半導体装置の製造方法は、半導体基板上にPMISFET及びNMISFETを作製する方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記半導体基板及び前記絶縁膜をハロゲン化合物からなるガスにさらして、前記絶縁膜上に吸着層を形成する工程と、前記PMISFETを形成する領域に形成された前記吸着層上にレジストを形成する工程と、前記NMISFETを形成する領域に形成された前記吸着層を除去する工程と、前記PMISFETを形成する領域に形成された前記レジストを除去する工程と、前記PMISFETを形成する領域に形成された前記吸着層上及び前記NMISFETを形成する領域に形成された前記絶縁膜上にゲート電極を形成し、前記PMISFETを形成する領域の前記吸着層と前記ゲート電極を反応させて、前記PMISFETを形成する領域の前記吸着層をハロゲン含有金属層にする工程とを有することを特徴とする。
【発明の効果】
【0013】
本発明の半導体装置の製造方法によれば、PMISFETの製造において、イオン注入を用いることなく、閾値電圧の低い金属ゲート電極のPMISFETを製造することができる。
【図面の簡単な説明】
【0014】
【図1】第1の実施形態に係わる半導体装置の概略構成図を示す断面図。
【図2】第1の実施形態の半導体装置の製造工程を示す断面図。
【図3】第1の実施形態の半導体装置の製造工程を示す断面図。
【図4】第1の実施形態の半導体装置の製造工程を示す断面図。
【図5】第1の実施形態の半導体装置の製造工程を示す断面図。
【図6】第2の実施形態に係わる半導体装置の概略図を示す断面図。
【図7】第2の実施形態の半導体装置の製造工程を示す断面図。
【図8】第2の実施形態の半導体装置の製造工程を示す断面図。
【図9】第2の実施形態の半導体装置の製造工程を示す断面図。
【図10】第2の実施形態の半導体装置の製造工程を示す断面図。
【図11】第2の実施形態の半導体装置の製造工程を示す断面図。
【図12】第3の実施形態に係わる半導体装置の概略図を示す断面図。
【図13】第3の実施形態の半導体装置の製造工程を示す断面図。
【図14】第3の実施形態の半導体装置の製造工程を示す断面図。
【図15】第3の実施形態の半導体装置の製造工程を示す断面図。
【図16】第3の実施形態の半導体装置の製造工程を示す断面図。
【図17】第3の実施形態の半導体装置の製造工程を示す断面図。
【図18】本発明の第1の実施形態に係わる半導体装置の評価図。
【発明を実施するための形態】
【0015】
以下、図面を参照しつつ本発明の実施形態について説明する。
【0016】
(第1の実施形態)
図1乃至図5は、本発明の半導体装置の製造方法に係わる第1の実施形態を示す。
【0017】
図1は、第1の実施形態のPMISFETの断面図を示している。
【0018】
本実施形態に係わるPMISFETは、半導体基板10上に形成された絶縁膜20上に、ハロゲン含有金属層30を介してゲート電極40が形成され、絶縁膜20、ハロゲン含有金属層30及びゲート電極40の側壁にゲート側壁50が形成された構成としている。また、絶縁膜20下にはN型ウエル領域60が形成されており、このN型ウエル領域60を挟むようにP型エクステンション領域70が対向して形成され、このP型エクステンション領域70の外側に延長してP型拡散領域80が形成された構成としている。
【0019】
P型エクステンション領域70は、P型拡散領域80よりも不純物濃度が低くなっている。また、絶縁膜20は、界面層90と高誘電率絶縁膜100の積層構造から形成されている。
【0020】
半導体基板10としては、単結晶Siが一般的であるが、多結晶Si、アモルファスSi、Ge、グラフェン、化合物半導体、SOI(Silicon On Insulator)、有機高分子等から構成してもよい。
【0021】
界面層90は、例えばシリコン酸化膜から構成される。また、高誘電率絶縁膜100は、例えばHfSiON、HfO2などのHf絶縁膜、LaAlOなどの希土類絶縁膜、LaOx/HfSiONやHfSiON/LaOxなどのHf絶縁膜と希土類絶縁膜の積層膜等によって構成される。Si上に形成してもシリコン酸化膜を形成しにくい、希土類絶縁膜を高誘電率絶縁膜100として用いた場合には、界面層90は形成しなくてもよい。
【0022】
次に、本実施形態に係わるPMISFETの製造方法について、図2乃至図5を参照して説明する。
【0023】
まず、図2に示すように、半導体基板10上に形成されたN型ウエル領域60上に、主に酸化シリコンからなる界面層90と、主にHfSiONからなる高誘電率絶縁膜100を形成する。その後、絶縁膜20の改質を目的として、窒素などの不活性ガス、若しくは、微量の酸素が添加された不活性ガス雰囲気で高温熱処理(PDA(Post Deposition Anneal))を行う。
【0024】
次に、図3に示すように、ハロゲン化合物からなる吸着層110を高誘電率絶縁膜100上に形成する。吸着層110は、例えば、HFとNH3から構成されるNH4F固体粉末を加熱して生じる昇華ガス中にさらすことにより形成することができる。このとき、高誘電率絶縁膜100の表面にNH4Fの吸着層110が形成される。なお、吸着層110の膜厚は0.2nm〜1.0nmである。
【0025】
その後、図4に示すように、吸着層110の上に金属Mを堆積して、ゲート電極40を形成する。ゲート電極40としては、例えば、Mo、Ru、W、Ta、Nb、Ti、Hf、Zr、希土類元素のカーバイド、ナイトライド、シリサイド、窒化シリサイド、及びボライド、が挙げられる。以下、Moを例として説明する。
【0026】
図5に示すように、ゲート電極40の堆積時には、吸着層110を構成するハロゲン化合物とゲート電極40を構成する金属が反応して、ハロゲン含有金属層30を形成する。また、この反応は、加熱処理をしても進行させることができる。なお、ハロゲン含有金属層30の膜厚は膜厚が0.2nm〜1.0nmである。
【0027】
このとき、吸着層110としては、吸着層110を構成するハロゲン化合物のハロゲンと他原子との結合力よりも、ハロゲン化合物とゲート電極40を構成する金属が反応して作製されたハロゲン含有金属層30の、ハロゲンと金属との結合力の方が強くなる材料を使用する。例えば、吸着層110を形成するハロゲン化合物には、HFとNH3から構成されるNH4F固体粉末を、ゲート電極40を構成する金属にはMoを用いればよい。この場合、ハロゲン含有金属層30は、MoFとなる。
【0028】
これは、Mo−F結合の結合エネルギーの値が6.15eV、Mo−N結合のエネルギーの値が0.77eV、F−H結合の結合エネルギーの値が3.17eV、N−H結合の結合エネルギーが0.71eVと、Mo−F結合やMoN結合がF−H結合やN−H結合よりも結合エネルギーが大きいからである。
【0029】
一般に、2つの元素Aと元素B間の結合エネルギーEA−Bは、元素Aと元素Bそれぞれの電気陰性度χ(A)、χ(B)の差に比例し、以下の式1を用いて表される。
【数1】
【0030】
となる。なお、電子ボルト(eV)を単位として結合エネルギーを表したときは、k=1となる。
【0031】
F、H、Mo、Nの電気陰性度は、順に3.98、2.20、2.16、3.04であるので、式1から上記の結合エネルギーの値が導かれる。
【0032】
その後、界面層90、高誘電率絶縁膜100、ハロゲン含有金属層30、及び金属ゲート電極40の側壁にゲート側壁50を形成し、金属ゲート電極40及びゲート側壁50をマスクとして、Bのイオン注入と活性加熱処理を行い、P型拡散領域80を形成して、図1に示すPMISFETを作製する。
【0033】
(第2の実施形態)
図6乃至図11は、本発明の半導体装置の製造方法に係わる第2の実施形態を示す。
【0034】
図6は、本実施形態に係わるCMISFETの断面図を示している。
【0035】
図6に示すように、本実施形態に係わるCMISFETは、半導体基板10上に設けられ、この半導体基板10の表層部に素子分離領域120が選択的に形成されている。素子分離領域120にはSiO2等の絶縁膜が埋め込まれており、素子分離領域120をはさんで、PMISFET形成領域130及びNMISFET形成領域140が形成されている。PMISFET形成領域130及びNMISFET形成領域140の構成は、第1の実施形態と同じであるので、その説明は省略する。
【0036】
次に、本実施形態に係わるCMISFETの製造方法について説明する。
【0037】
まず、図7に示すように、半導体基板10上に、STI構造(Shallow Trench Isolation)の素子分離領域120によって分離されたN型ウエル領域60とP型ウエル領域150を形成する。その後、N型ウエル領域60とP型ウエル領域150の上に界面層90を形成し、更に界面層90の上に高誘電率絶縁膜100を形成する。
【0038】
次に、図8に示すように、高誘電率絶縁膜100をNH4F固体粉末の昇華ガス中にさらすことで、高誘電率絶縁膜100表面にNH4Fの吸着層110を形成する。このとき、吸着層の膜厚は0.2nm〜1.0nmである
次に、図9に示すように、レジスト160でN型ウエル領域60上の吸着層110を被覆し、純水への浸漬処理を施すことで、P型ウエル領域150上に形成された吸着層110を除去する。
【0039】
さらに、図10に示すように、有機溶剤でN型ウエル領域60側のレジスト160を剥離した後、吸着層110および高誘電率絶縁膜100の上に、スパッタによりTaSiN膜を堆積してゲート電極40を形成する。
【0040】
Ta−F結合の結合エネルギーが6.15eV、Si−F結合の結合エネルギーが4.33eV、Ta−N結合の結合エネルギーが2.37eV、Si−N結合の結合エネルギーが1.3eV、F−H結合の結合エネルギーが3.17eV、N−H結合の結合エネルギーが0.71eVと、Ta―F結合、Si−F結合の結合エネルギーの方が、Ta−N結合、Si−N結合、F−H結合又はN−H結合の結合エネルギーよりも大きい、。このため、TaSiN膜堆積の際に、NH4Fの吸着層110がTaSiN膜と反応し、N型ウエル領域60側の高誘電率絶縁膜100上のゲート電極40のみ、フッ素や窒素が含有されたTaSiN膜、つまりハロゲン含有金属層30が形成されることになる。このときの、ハロゲン含有金属層の膜厚は0.2nm〜1.0nmである。なお、上記結合エネルギーの値は第1の実施形態で説明した式1より求めることができ、Si、Taの電気陰性度は、順に1.9、1.5である。
【0041】
次に、図11に示すように、SiNハードマスクを用いたドライエッチングによってゲート電極40を加工する。次に、P型ウエル領域150へAsを、N型ウエル領域60へBをイオン注入し、高温スパイクアニールによって、N型エクステンション領域170及び、P型エクステンション領域70を形成する。その後、通常の製造工程で、ゲート側壁50、N型拡散領域180、P型拡散領域80、及び層間絶縁膜190形成とCMP(Chemical Mechanical Polishing)による表面平坦化を実施し、図6に示すCMISFETを形成する。
【0042】
(第3の実施形態)
図12乃至図17は、本発明の半導体装置の製造方法に係わる第3の実施形態を示す。
【0043】
図12は、本実施形態に係わるCMISFETの断面図を示している。
【0044】
図12に示すように、本実施形態に係わるCMISFETは、半導体基板10上に設けられ、この半導体基板10の表層部に素子分離領域120が選択的に形成されている。素子分離領域120にはSiO2等の絶縁膜が埋め込まれており、素子分離領域120をはさんで、PMISFET形成領域130及びNMISFET形成領域140が形成されている。PMISFET形成領域130及びNMISFET形成領域140の構成は、第2の実施形態と同じであるので、その説明は省略する。
【0045】
次に、本実施形態に係わるCMISFETの製造方法について説明する。
【0046】
まず、図13に示すように、半導体基板10上に、STI構造の素子分離領域120によって分離されたN型ウエル領域60とP型ウエル領域150を形成する。その後、N型ウエル領域60とP型ウエル領域150の上に界面層90を形成し、その界面層90の上に高誘電率絶縁膜100を形成する。さらに、高誘電率絶縁膜100の上に酸化ランタン層200を堆積して形成する。
【0047】
次に、図14に示すように、酸化ランタン層200をポリテトラフルオロエチレンの熱分解で生成したフロロカーボンガスにさらすことで、酸化ランタン層200の表面にフロロカーボン((−(CxFy)−)n層、つまり吸着層110を形成する。このときの吸着層110の膜厚は0.2nm〜1.0nmである。
【0048】
その後、図15に示すように、レジスト160でN型ウエル領域60上の吸着層110を被覆し、P型ウエル領域150側の吸着層110をオゾンガスにさらすことにより、P型ウエル領域150側の吸着層110を除去する。
【0049】
次に、図16に示すように、有機溶剤でN型ウエル領域60側のレジスト160を剥離した後、TiN膜210を積層した後に、多結晶Si膜220を積層してゲート電極40を作製する。
【0050】
このとき、吸着層110を構成するフロロカーボン((−(CxFy)−)nと、ゲート電極40を構成するTiN膜210において、Ta−F結合はC−F結合よりも結合エネルギーが大きいため、吸着層110を構成するフロロカーボン((−(CxFy)−)nがTiN膜210と反応して、TiFが生成し、フロロカーボン((−(CxFy)−)nからFが放出され、フロロカーボン((−(CxFy)−)n中に残留したCもTiN膜に取り込まれる。上記したように、式1よりTa−F結合の結合エネルギーは6.15eV、C−F結合の結合エネルギーは2.04eVである。なお、Cの電気陰性度は2.55である。これにより、N型ウエル領域60側の酸化ランタン層200との界面にハロゲン含有金属層30であるTiNCF層が形成される。このときのハロゲン含有金属層30の膜厚は0.2nm〜1.0nmである。
【0051】
その後、図17に示すように、SiNハードマスクを用いたドライエッチングによってゲート電極40を加工する。次に、P型ウエル領域150へAsを、N型ウエル領域60へBをイオン注入し、高温スパイクアニールによって、N型エクステンション領域170及び、P型エクステンション領域70を形成する。その後、通常の製造工程で、ゲート側壁50、N型拡散領域180、P型拡散領域80、PMIS用多結晶シリコン膜230、NMIS用多結晶シリコン膜240、及び層間絶縁膜190形成とCMP(Chemical Mechanical Polishing)による表面平坦化を実施し、図6に示すCMISFETを形成する。
【0052】
なお、本発明は、上述した第1の実施形態、第2の実施形態、又は第3の実施形態に限定されることなく、発明の要旨を逸脱しない範囲において、適宜設計変更又は組み合わせを行って良い。
【0053】
以下、実施例1−3に基づいて、本発明の効果を具体的に説明する。
【0054】
(実施例1)
まず、第1の実施形態の製造方法でPMISFETを作製した。吸着層110にはNH4Fを、高誘電率絶縁膜100にはHfSiONを、ゲート電極40にはMoを用いた。
【0055】
第1の実施形態の製造方法で作製した試料のC−V特性を評価した。図18に、その結果を示す。図18の破線は高誘電率絶縁膜100上に、NH4吸着処理を行ったC−Vカーブを、実線はNH4吸着処理を行っていないC−Vカーブを示している。HfSiON膜表面へのNH4F吸着処理によって、C−Vカーブが、正電圧側に約0.3Vシフトしていることが明らかになった。さらに本処理を施して製造したPMISFETにおける閾値電圧が低下していることを確認した。
【0056】
さらに、フラットバンド電圧の絶縁膜20の膜厚依存性からゲート電極40の実効仕事関数を算出したところ、NH4吸着処理を行わないゲート電極40では約4.7Vであるのに対し、NH4F吸着処理後に電極形成を行ったものは約5Vであった。
【0057】
また、XPSやHR−RBSを用いて、第1の実施形態の製造方法で作製したPMISFETについて評価を行ったところ、Mo/HfSiON界面に窒素やフッ素が局在しており、Moスペクトルに、束縛エネルギーの大きな成分が存在することを確認した。
【0058】
これは、Mo−F結合、Mo−N結合はF−H結合やN−H結合よりも結合エネルギーが大きく、HfSiON膜上にNH4Fを吸着させた試料では、2Mo+NH4F→MoF+MoN+2H2の反応が生じ、Moよりも電気陰性度の大きなF、Nを含有する層がゲート電極40界面に生成することによって、ゲート電極40の実効仕事関数が増加しためである。
【0059】
(実施例2)
第2の実施形態の製造方法でCMISFETを作製した。吸着層110にはNH4Fを、高誘電率絶縁膜100にはHfSiONを、ゲート電極40にはTaSiNを用いた。
【0060】
作製した試料のNMISFETとPMISFETのゲート電極40の実効仕事関数は、それぞれ約4.2V、約4.7Vであり、両者の閾値電圧は約0.2Vであった。PMISFET電極の実効仕事関数が約4.7Vと上昇したのは、Ta、Si、Nよりも大きな電気陰性度を有するFが含有されたハロゲン含有金属層30の形成によるためである。
【0061】
(実施例3)
第3の実施形態の製造方法でCMISFETを作製した。吸着層110にはフロロカーボン((−(CxFy)−)nを、高誘電率絶縁膜100にはHfO2を、ゲート電極40にはTiNを用いた。
【0062】
作製した試料のNMISFETとPMISFETのゲート電極40の実効仕事関数は、それぞれ、約4V、約5Vであり、両者の閾値電圧はほぼ0Vであった。
【0063】
通常、TiN膜の真空仕事関数は約4.5Vである。しかしながら、第3の実施形態の製造方法でのNMISFETの仕事関数が約4Vであった。これは、界面層90近傍まで熱拡散したLaが誘起するダイポールによるものと考えられる。一方で、PMISETでは、Ti、Nよりも電気陰性度が大きなFが含有されたTiN層に起因しているためである。
【0064】
(比較例1)
NH4Fで処理をしていないこと以外は実施例1と同様の作製方法で、PMISFETを作製した。ゲート電極の実効仕事関数は、NH4F処理を施した場合と比較して約4.7Vと0.約3V低下した。
【0065】
(比較例2)
NH4Fで処理をしていないこと以外は実施例2と同様の作製方法で、CMISFETを作製した。PMISFETのゲート電極の実効仕事関数は、NH4F処理を施した場合と比較して約4.2Vと約0.5V低下した。
【0066】
(比較例3)
フロロカーボン((−(CxFy)−)nで処理をしていないこと以外は実施例3と同様の作製方法で、CMISFETを作製した。PMISFETのゲート電極の実効仕事関数は、フロロカーボン((−(CxFy)−)n処理を施した場合と比較して約4Vと約1V低下した。
【0067】
本発明を用いることで、PMISFETの実効仕事関数を増加させ、閾値電圧を低下させることに成功した。
【符号の説明】
【0068】
10 … 半導体基板
20 … 界面層
30 … ハロゲン含有金属層
40 … ゲート電極
50 … ゲート側壁
60 … N型ウエル領域
70 … P型エクステンション領域
80 … P型拡散領域
90 … 界面層
100 … 高誘電率絶縁層
110 … 吸着層
120 … 素子分離領域
130 … PMISFET形成領域
140 … NMISFET形成領域
150 … P型ウエル領域
160 … レジスト
170 … N型エクステンション領域
180 … N型拡散領域
190 … 層間絶縁膜層
200 … 酸化ランタン層
210 … TiN膜
220 … 多結晶シリコン膜
230 … PMIS用多結晶シリコン膜
240 … NMIS用多結晶シリコン膜
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
CMISFET(Complimentary Metal Insulator Semiconductor Field Effect transistor)の高性能化は、これまで素子を微細化することで実現されてきた。しかし、素子の物理サイズ縮小による性能向上は限界を迎え、新材料の適用が不可避な状況にある。
【0003】
例えば、ゲート絶縁膜においては、従来使用されてきたシリコン酸化膜やシリコンオキシナイトライド膜では、薄膜化によって基板−電極間の電子・ホールトンネル確率が増加し、リーク電流が増加する問題が顕在化してきた。このため、ZrO2、HfO2、HfZrO、HfSiONといった、誘電率の高い絶縁膜の開発が進められている。
【0004】
またゲート電極では、シリコン空乏層による容量を減らすため、これまで用いられたB/P・As添加多結晶シリコン膜のような、Siの価電子帯端、伝導帯端と同程度の実効仕事関数を示し、且つ半導体素子製造プロセスに適合可能な、高耐熱性を有する金属材料については知られていない。例えば、AlやTi等の真空仕事関数の小さな材料は一般に反応性が高く、また真空仕事関数の大きな貴金属(白金等)等は融点が十分高くないため、これら材料を電極としてゲート絶縁膜上に形成し、チャネル拡散層の不純物活性化用の高温熱処理を施すと、ゲート絶縁膜の絶縁性低下が生じやすい。さらに、B/P・As添加多結晶シリコン膜や、Siの価電子帯端、伝導帯端に近い実効仕事関数を有する金属膜を、HfO2やHfSiONといった高誘電率絶縁膜上に形成して高温熱処理を施すと、実効仕事関数がSiのミッドギャップ付近に近い値に変化することが知られている。このように、ゲート電極の実効仕事関数がSiの価電子帯端、伝導帯端に近い実効仕事関数から外れると、FET(Field Effect Transistor)の閾値が増加して素子性能が劣化する。
【0005】
そこで、真空仕事関数がシリコンのミッドギャップ付近に位置し、且つ融点が高い化合物材料(例えば、TiNやTaC)を、NMISFET(N Channel Metal Insulator Field Effect Transistor)とPMISFET(P Channel Metal Insulator Field Effect Transistor)共通の金属電極として用い、絶縁膜やチャネルの工夫により、FETのフラットバンド電圧を変化させる試みがなされている。一例として、NMISFETに対してはゲート絶縁膜への希土類・アルカリ土類元素の導入が、PMISFETに対してはゲート絶縁膜へのアルミニウムの導入が挙げられる。これは、高誘電率絶縁膜とシリコン界面層との間に、希土類・アルカリ土類元素/アルミニウムを存在させると、フラットバンド電圧が負/正にシフトする減少に基づく技術である。希土類元素については、ゲート絶縁膜中に導入しても素子性能の劣化はあまり見られず、実用化に向けた検討が進められている。ところがアルミニウムについては、絶縁膜に導入すると負の固定電荷を生成し、チャネル中のキャリア移動度の低下が生じやすい。
【0006】
他方、酸素元素、窒素元素、ハロゲン元素は、金属元素に比べて電気陰性度が大きいことから、一般に金属を酸化・窒化・ハロゲン化すると仕事関数が増加する。そこでイオン注入により、PMISFETの金属電極のみに酸素や窒素、ハロゲンを導入する方法が提案されている(例えば、特許文献1を参照)。但し、金属電極の仕事関数は、ゲート絶縁膜との界面近傍の膜組成で決定されるため、仕事関数を大きく増加させるためには、多量の酸素・窒素・ハロゲンを、ゲート絶縁膜界面近傍の金属膜に導入する必要がある。
【0007】
しかし、イオン注入では、特定領域のみに元素を導入することはできない。すなわち、ゲート絶縁膜との界面近傍の金属膜に酸素・窒素・ハロゲンを導入すると、ゲート絶縁膜や、絶縁膜界面から離れた金属膜にもある程度の酸素イオン・窒素イオン・ハロゲンイオンが導入され、イオン照射によるゲート絶縁膜の絶縁性低下や、金属電極の抵抗増加の問題が生じる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2003−273350公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
このように、従来のMISFETでは、金属膜をゲート電極として用いると、金属電極の仕事関数とSiの仕事関数が乖離し、閾値電圧が増加しやすい問題があった。
【0010】
そこで、本発明の目的は、イオン注入を用いることなく、閾値電圧の低い、金属ゲート電極のPMISFETを製造する方法を提供することにある。
【課題を解決するための手段】
【0011】
上記目的を達成するために、本発明による半導体装置の製造方法は、半導体基板上にPMISFETを作製する方法であって、前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物を含むガスにさらして、前記絶縁膜上に吸着層を形成する工程と、前記吸着層上に金属を含むゲート電極を形成して、前記吸着層と前記ゲート電極を反応させて、前記吸着層をハロゲン含有金属層にする工程とを有することを特徴とする。
【0012】
また、本発明による半導体装置の製造方法は、半導体基板上にPMISFET及びNMISFETを作製する方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記半導体基板及び前記絶縁膜をハロゲン化合物からなるガスにさらして、前記絶縁膜上に吸着層を形成する工程と、前記PMISFETを形成する領域に形成された前記吸着層上にレジストを形成する工程と、前記NMISFETを形成する領域に形成された前記吸着層を除去する工程と、前記PMISFETを形成する領域に形成された前記レジストを除去する工程と、前記PMISFETを形成する領域に形成された前記吸着層上及び前記NMISFETを形成する領域に形成された前記絶縁膜上にゲート電極を形成し、前記PMISFETを形成する領域の前記吸着層と前記ゲート電極を反応させて、前記PMISFETを形成する領域の前記吸着層をハロゲン含有金属層にする工程とを有することを特徴とする。
【発明の効果】
【0013】
本発明の半導体装置の製造方法によれば、PMISFETの製造において、イオン注入を用いることなく、閾値電圧の低い金属ゲート電極のPMISFETを製造することができる。
【図面の簡単な説明】
【0014】
【図1】第1の実施形態に係わる半導体装置の概略構成図を示す断面図。
【図2】第1の実施形態の半導体装置の製造工程を示す断面図。
【図3】第1の実施形態の半導体装置の製造工程を示す断面図。
【図4】第1の実施形態の半導体装置の製造工程を示す断面図。
【図5】第1の実施形態の半導体装置の製造工程を示す断面図。
【図6】第2の実施形態に係わる半導体装置の概略図を示す断面図。
【図7】第2の実施形態の半導体装置の製造工程を示す断面図。
【図8】第2の実施形態の半導体装置の製造工程を示す断面図。
【図9】第2の実施形態の半導体装置の製造工程を示す断面図。
【図10】第2の実施形態の半導体装置の製造工程を示す断面図。
【図11】第2の実施形態の半導体装置の製造工程を示す断面図。
【図12】第3の実施形態に係わる半導体装置の概略図を示す断面図。
【図13】第3の実施形態の半導体装置の製造工程を示す断面図。
【図14】第3の実施形態の半導体装置の製造工程を示す断面図。
【図15】第3の実施形態の半導体装置の製造工程を示す断面図。
【図16】第3の実施形態の半導体装置の製造工程を示す断面図。
【図17】第3の実施形態の半導体装置の製造工程を示す断面図。
【図18】本発明の第1の実施形態に係わる半導体装置の評価図。
【発明を実施するための形態】
【0015】
以下、図面を参照しつつ本発明の実施形態について説明する。
【0016】
(第1の実施形態)
図1乃至図5は、本発明の半導体装置の製造方法に係わる第1の実施形態を示す。
【0017】
図1は、第1の実施形態のPMISFETの断面図を示している。
【0018】
本実施形態に係わるPMISFETは、半導体基板10上に形成された絶縁膜20上に、ハロゲン含有金属層30を介してゲート電極40が形成され、絶縁膜20、ハロゲン含有金属層30及びゲート電極40の側壁にゲート側壁50が形成された構成としている。また、絶縁膜20下にはN型ウエル領域60が形成されており、このN型ウエル領域60を挟むようにP型エクステンション領域70が対向して形成され、このP型エクステンション領域70の外側に延長してP型拡散領域80が形成された構成としている。
【0019】
P型エクステンション領域70は、P型拡散領域80よりも不純物濃度が低くなっている。また、絶縁膜20は、界面層90と高誘電率絶縁膜100の積層構造から形成されている。
【0020】
半導体基板10としては、単結晶Siが一般的であるが、多結晶Si、アモルファスSi、Ge、グラフェン、化合物半導体、SOI(Silicon On Insulator)、有機高分子等から構成してもよい。
【0021】
界面層90は、例えばシリコン酸化膜から構成される。また、高誘電率絶縁膜100は、例えばHfSiON、HfO2などのHf絶縁膜、LaAlOなどの希土類絶縁膜、LaOx/HfSiONやHfSiON/LaOxなどのHf絶縁膜と希土類絶縁膜の積層膜等によって構成される。Si上に形成してもシリコン酸化膜を形成しにくい、希土類絶縁膜を高誘電率絶縁膜100として用いた場合には、界面層90は形成しなくてもよい。
【0022】
次に、本実施形態に係わるPMISFETの製造方法について、図2乃至図5を参照して説明する。
【0023】
まず、図2に示すように、半導体基板10上に形成されたN型ウエル領域60上に、主に酸化シリコンからなる界面層90と、主にHfSiONからなる高誘電率絶縁膜100を形成する。その後、絶縁膜20の改質を目的として、窒素などの不活性ガス、若しくは、微量の酸素が添加された不活性ガス雰囲気で高温熱処理(PDA(Post Deposition Anneal))を行う。
【0024】
次に、図3に示すように、ハロゲン化合物からなる吸着層110を高誘電率絶縁膜100上に形成する。吸着層110は、例えば、HFとNH3から構成されるNH4F固体粉末を加熱して生じる昇華ガス中にさらすことにより形成することができる。このとき、高誘電率絶縁膜100の表面にNH4Fの吸着層110が形成される。なお、吸着層110の膜厚は0.2nm〜1.0nmである。
【0025】
その後、図4に示すように、吸着層110の上に金属Mを堆積して、ゲート電極40を形成する。ゲート電極40としては、例えば、Mo、Ru、W、Ta、Nb、Ti、Hf、Zr、希土類元素のカーバイド、ナイトライド、シリサイド、窒化シリサイド、及びボライド、が挙げられる。以下、Moを例として説明する。
【0026】
図5に示すように、ゲート電極40の堆積時には、吸着層110を構成するハロゲン化合物とゲート電極40を構成する金属が反応して、ハロゲン含有金属層30を形成する。また、この反応は、加熱処理をしても進行させることができる。なお、ハロゲン含有金属層30の膜厚は膜厚が0.2nm〜1.0nmである。
【0027】
このとき、吸着層110としては、吸着層110を構成するハロゲン化合物のハロゲンと他原子との結合力よりも、ハロゲン化合物とゲート電極40を構成する金属が反応して作製されたハロゲン含有金属層30の、ハロゲンと金属との結合力の方が強くなる材料を使用する。例えば、吸着層110を形成するハロゲン化合物には、HFとNH3から構成されるNH4F固体粉末を、ゲート電極40を構成する金属にはMoを用いればよい。この場合、ハロゲン含有金属層30は、MoFとなる。
【0028】
これは、Mo−F結合の結合エネルギーの値が6.15eV、Mo−N結合のエネルギーの値が0.77eV、F−H結合の結合エネルギーの値が3.17eV、N−H結合の結合エネルギーが0.71eVと、Mo−F結合やMoN結合がF−H結合やN−H結合よりも結合エネルギーが大きいからである。
【0029】
一般に、2つの元素Aと元素B間の結合エネルギーEA−Bは、元素Aと元素Bそれぞれの電気陰性度χ(A)、χ(B)の差に比例し、以下の式1を用いて表される。
【数1】
【0030】
となる。なお、電子ボルト(eV)を単位として結合エネルギーを表したときは、k=1となる。
【0031】
F、H、Mo、Nの電気陰性度は、順に3.98、2.20、2.16、3.04であるので、式1から上記の結合エネルギーの値が導かれる。
【0032】
その後、界面層90、高誘電率絶縁膜100、ハロゲン含有金属層30、及び金属ゲート電極40の側壁にゲート側壁50を形成し、金属ゲート電極40及びゲート側壁50をマスクとして、Bのイオン注入と活性加熱処理を行い、P型拡散領域80を形成して、図1に示すPMISFETを作製する。
【0033】
(第2の実施形態)
図6乃至図11は、本発明の半導体装置の製造方法に係わる第2の実施形態を示す。
【0034】
図6は、本実施形態に係わるCMISFETの断面図を示している。
【0035】
図6に示すように、本実施形態に係わるCMISFETは、半導体基板10上に設けられ、この半導体基板10の表層部に素子分離領域120が選択的に形成されている。素子分離領域120にはSiO2等の絶縁膜が埋め込まれており、素子分離領域120をはさんで、PMISFET形成領域130及びNMISFET形成領域140が形成されている。PMISFET形成領域130及びNMISFET形成領域140の構成は、第1の実施形態と同じであるので、その説明は省略する。
【0036】
次に、本実施形態に係わるCMISFETの製造方法について説明する。
【0037】
まず、図7に示すように、半導体基板10上に、STI構造(Shallow Trench Isolation)の素子分離領域120によって分離されたN型ウエル領域60とP型ウエル領域150を形成する。その後、N型ウエル領域60とP型ウエル領域150の上に界面層90を形成し、更に界面層90の上に高誘電率絶縁膜100を形成する。
【0038】
次に、図8に示すように、高誘電率絶縁膜100をNH4F固体粉末の昇華ガス中にさらすことで、高誘電率絶縁膜100表面にNH4Fの吸着層110を形成する。このとき、吸着層の膜厚は0.2nm〜1.0nmである
次に、図9に示すように、レジスト160でN型ウエル領域60上の吸着層110を被覆し、純水への浸漬処理を施すことで、P型ウエル領域150上に形成された吸着層110を除去する。
【0039】
さらに、図10に示すように、有機溶剤でN型ウエル領域60側のレジスト160を剥離した後、吸着層110および高誘電率絶縁膜100の上に、スパッタによりTaSiN膜を堆積してゲート電極40を形成する。
【0040】
Ta−F結合の結合エネルギーが6.15eV、Si−F結合の結合エネルギーが4.33eV、Ta−N結合の結合エネルギーが2.37eV、Si−N結合の結合エネルギーが1.3eV、F−H結合の結合エネルギーが3.17eV、N−H結合の結合エネルギーが0.71eVと、Ta―F結合、Si−F結合の結合エネルギーの方が、Ta−N結合、Si−N結合、F−H結合又はN−H結合の結合エネルギーよりも大きい、。このため、TaSiN膜堆積の際に、NH4Fの吸着層110がTaSiN膜と反応し、N型ウエル領域60側の高誘電率絶縁膜100上のゲート電極40のみ、フッ素や窒素が含有されたTaSiN膜、つまりハロゲン含有金属層30が形成されることになる。このときの、ハロゲン含有金属層の膜厚は0.2nm〜1.0nmである。なお、上記結合エネルギーの値は第1の実施形態で説明した式1より求めることができ、Si、Taの電気陰性度は、順に1.9、1.5である。
【0041】
次に、図11に示すように、SiNハードマスクを用いたドライエッチングによってゲート電極40を加工する。次に、P型ウエル領域150へAsを、N型ウエル領域60へBをイオン注入し、高温スパイクアニールによって、N型エクステンション領域170及び、P型エクステンション領域70を形成する。その後、通常の製造工程で、ゲート側壁50、N型拡散領域180、P型拡散領域80、及び層間絶縁膜190形成とCMP(Chemical Mechanical Polishing)による表面平坦化を実施し、図6に示すCMISFETを形成する。
【0042】
(第3の実施形態)
図12乃至図17は、本発明の半導体装置の製造方法に係わる第3の実施形態を示す。
【0043】
図12は、本実施形態に係わるCMISFETの断面図を示している。
【0044】
図12に示すように、本実施形態に係わるCMISFETは、半導体基板10上に設けられ、この半導体基板10の表層部に素子分離領域120が選択的に形成されている。素子分離領域120にはSiO2等の絶縁膜が埋め込まれており、素子分離領域120をはさんで、PMISFET形成領域130及びNMISFET形成領域140が形成されている。PMISFET形成領域130及びNMISFET形成領域140の構成は、第2の実施形態と同じであるので、その説明は省略する。
【0045】
次に、本実施形態に係わるCMISFETの製造方法について説明する。
【0046】
まず、図13に示すように、半導体基板10上に、STI構造の素子分離領域120によって分離されたN型ウエル領域60とP型ウエル領域150を形成する。その後、N型ウエル領域60とP型ウエル領域150の上に界面層90を形成し、その界面層90の上に高誘電率絶縁膜100を形成する。さらに、高誘電率絶縁膜100の上に酸化ランタン層200を堆積して形成する。
【0047】
次に、図14に示すように、酸化ランタン層200をポリテトラフルオロエチレンの熱分解で生成したフロロカーボンガスにさらすことで、酸化ランタン層200の表面にフロロカーボン((−(CxFy)−)n層、つまり吸着層110を形成する。このときの吸着層110の膜厚は0.2nm〜1.0nmである。
【0048】
その後、図15に示すように、レジスト160でN型ウエル領域60上の吸着層110を被覆し、P型ウエル領域150側の吸着層110をオゾンガスにさらすことにより、P型ウエル領域150側の吸着層110を除去する。
【0049】
次に、図16に示すように、有機溶剤でN型ウエル領域60側のレジスト160を剥離した後、TiN膜210を積層した後に、多結晶Si膜220を積層してゲート電極40を作製する。
【0050】
このとき、吸着層110を構成するフロロカーボン((−(CxFy)−)nと、ゲート電極40を構成するTiN膜210において、Ta−F結合はC−F結合よりも結合エネルギーが大きいため、吸着層110を構成するフロロカーボン((−(CxFy)−)nがTiN膜210と反応して、TiFが生成し、フロロカーボン((−(CxFy)−)nからFが放出され、フロロカーボン((−(CxFy)−)n中に残留したCもTiN膜に取り込まれる。上記したように、式1よりTa−F結合の結合エネルギーは6.15eV、C−F結合の結合エネルギーは2.04eVである。なお、Cの電気陰性度は2.55である。これにより、N型ウエル領域60側の酸化ランタン層200との界面にハロゲン含有金属層30であるTiNCF層が形成される。このときのハロゲン含有金属層30の膜厚は0.2nm〜1.0nmである。
【0051】
その後、図17に示すように、SiNハードマスクを用いたドライエッチングによってゲート電極40を加工する。次に、P型ウエル領域150へAsを、N型ウエル領域60へBをイオン注入し、高温スパイクアニールによって、N型エクステンション領域170及び、P型エクステンション領域70を形成する。その後、通常の製造工程で、ゲート側壁50、N型拡散領域180、P型拡散領域80、PMIS用多結晶シリコン膜230、NMIS用多結晶シリコン膜240、及び層間絶縁膜190形成とCMP(Chemical Mechanical Polishing)による表面平坦化を実施し、図6に示すCMISFETを形成する。
【0052】
なお、本発明は、上述した第1の実施形態、第2の実施形態、又は第3の実施形態に限定されることなく、発明の要旨を逸脱しない範囲において、適宜設計変更又は組み合わせを行って良い。
【0053】
以下、実施例1−3に基づいて、本発明の効果を具体的に説明する。
【0054】
(実施例1)
まず、第1の実施形態の製造方法でPMISFETを作製した。吸着層110にはNH4Fを、高誘電率絶縁膜100にはHfSiONを、ゲート電極40にはMoを用いた。
【0055】
第1の実施形態の製造方法で作製した試料のC−V特性を評価した。図18に、その結果を示す。図18の破線は高誘電率絶縁膜100上に、NH4吸着処理を行ったC−Vカーブを、実線はNH4吸着処理を行っていないC−Vカーブを示している。HfSiON膜表面へのNH4F吸着処理によって、C−Vカーブが、正電圧側に約0.3Vシフトしていることが明らかになった。さらに本処理を施して製造したPMISFETにおける閾値電圧が低下していることを確認した。
【0056】
さらに、フラットバンド電圧の絶縁膜20の膜厚依存性からゲート電極40の実効仕事関数を算出したところ、NH4吸着処理を行わないゲート電極40では約4.7Vであるのに対し、NH4F吸着処理後に電極形成を行ったものは約5Vであった。
【0057】
また、XPSやHR−RBSを用いて、第1の実施形態の製造方法で作製したPMISFETについて評価を行ったところ、Mo/HfSiON界面に窒素やフッ素が局在しており、Moスペクトルに、束縛エネルギーの大きな成分が存在することを確認した。
【0058】
これは、Mo−F結合、Mo−N結合はF−H結合やN−H結合よりも結合エネルギーが大きく、HfSiON膜上にNH4Fを吸着させた試料では、2Mo+NH4F→MoF+MoN+2H2の反応が生じ、Moよりも電気陰性度の大きなF、Nを含有する層がゲート電極40界面に生成することによって、ゲート電極40の実効仕事関数が増加しためである。
【0059】
(実施例2)
第2の実施形態の製造方法でCMISFETを作製した。吸着層110にはNH4Fを、高誘電率絶縁膜100にはHfSiONを、ゲート電極40にはTaSiNを用いた。
【0060】
作製した試料のNMISFETとPMISFETのゲート電極40の実効仕事関数は、それぞれ約4.2V、約4.7Vであり、両者の閾値電圧は約0.2Vであった。PMISFET電極の実効仕事関数が約4.7Vと上昇したのは、Ta、Si、Nよりも大きな電気陰性度を有するFが含有されたハロゲン含有金属層30の形成によるためである。
【0061】
(実施例3)
第3の実施形態の製造方法でCMISFETを作製した。吸着層110にはフロロカーボン((−(CxFy)−)nを、高誘電率絶縁膜100にはHfO2を、ゲート電極40にはTiNを用いた。
【0062】
作製した試料のNMISFETとPMISFETのゲート電極40の実効仕事関数は、それぞれ、約4V、約5Vであり、両者の閾値電圧はほぼ0Vであった。
【0063】
通常、TiN膜の真空仕事関数は約4.5Vである。しかしながら、第3の実施形態の製造方法でのNMISFETの仕事関数が約4Vであった。これは、界面層90近傍まで熱拡散したLaが誘起するダイポールによるものと考えられる。一方で、PMISETでは、Ti、Nよりも電気陰性度が大きなFが含有されたTiN層に起因しているためである。
【0064】
(比較例1)
NH4Fで処理をしていないこと以外は実施例1と同様の作製方法で、PMISFETを作製した。ゲート電極の実効仕事関数は、NH4F処理を施した場合と比較して約4.7Vと0.約3V低下した。
【0065】
(比較例2)
NH4Fで処理をしていないこと以外は実施例2と同様の作製方法で、CMISFETを作製した。PMISFETのゲート電極の実効仕事関数は、NH4F処理を施した場合と比較して約4.2Vと約0.5V低下した。
【0066】
(比較例3)
フロロカーボン((−(CxFy)−)nで処理をしていないこと以外は実施例3と同様の作製方法で、CMISFETを作製した。PMISFETのゲート電極の実効仕事関数は、フロロカーボン((−(CxFy)−)n処理を施した場合と比較して約4Vと約1V低下した。
【0067】
本発明を用いることで、PMISFETの実効仕事関数を増加させ、閾値電圧を低下させることに成功した。
【符号の説明】
【0068】
10 … 半導体基板
20 … 界面層
30 … ハロゲン含有金属層
40 … ゲート電極
50 … ゲート側壁
60 … N型ウエル領域
70 … P型エクステンション領域
80 … P型拡散領域
90 … 界面層
100 … 高誘電率絶縁層
110 … 吸着層
120 … 素子分離領域
130 … PMISFET形成領域
140 … NMISFET形成領域
150 … P型ウエル領域
160 … レジスト
170 … N型エクステンション領域
180 … N型拡散領域
190 … 層間絶縁膜層
200 … 酸化ランタン層
210 … TiN膜
220 … 多結晶シリコン膜
230 … PMIS用多結晶シリコン膜
240 … NMIS用多結晶シリコン膜
【特許請求の範囲】
【請求項1】
半導体基板上にPMISFETを作製する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物を含むガスにさらして、前記絶縁膜上に吸着層を形成する工程と、
前記吸着層上に金属を含むゲート電極を形成して、前記吸着層と前記ゲート電極を反応させて、前記吸着層をハロゲン含有金属層にする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にPMISFET及びNMISFETを作製する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物からなるガスにさらして、前記絶縁膜上に吸着層を形成する工程と、
前記PMISFETを形成する領域に形成された前記吸着層上に、レジストを形成する工程と、
前記NMISFETを形成する領域に形成された前記吸着層を除去する工程と、
前記PMISFETを形成する領域に形成された前記レジストを除去する工程と、
前記PMISFETを形成する領域に形成された前記吸着層上及び前記NMISFETを形成する領域に形成された前記絶縁膜上に金属を含むゲート電極を形成し、前記PMISFETを形成する領域の前記吸着層と前記ゲート電極を反応させて、前記PMISFETを形成する領域の前記吸着層をハロゲン含有金属層にする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項3】
前記ハロゲン化合物がNH4F又はフロロカーボンであることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項4】
前記ゲート電極がMo、Ru、W、Ta、Nb、Ti、Hf、Zr、希土類元素のカーバイド、ナイトライド、シリサイド、窒化シリサイド、及びボライドの何れかであることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項5】
前記ハロゲン含有金属層を形成するハロゲンと金属の結合力が前記ハロゲン化合物の結合力に対して、強いことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項6】
前記ハロゲン含有金属層の膜厚が0.2nm〜1.0nmであることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項1】
半導体基板上にPMISFETを作製する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物を含むガスにさらして、前記絶縁膜上に吸着層を形成する工程と、
前記吸着層上に金属を含むゲート電極を形成して、前記吸着層と前記ゲート電極を反応させて、前記吸着層をハロゲン含有金属層にする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にPMISFET及びNMISFETを作製する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物からなるガスにさらして、前記絶縁膜上に吸着層を形成する工程と、
前記PMISFETを形成する領域に形成された前記吸着層上に、レジストを形成する工程と、
前記NMISFETを形成する領域に形成された前記吸着層を除去する工程と、
前記PMISFETを形成する領域に形成された前記レジストを除去する工程と、
前記PMISFETを形成する領域に形成された前記吸着層上及び前記NMISFETを形成する領域に形成された前記絶縁膜上に金属を含むゲート電極を形成し、前記PMISFETを形成する領域の前記吸着層と前記ゲート電極を反応させて、前記PMISFETを形成する領域の前記吸着層をハロゲン含有金属層にする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項3】
前記ハロゲン化合物がNH4F又はフロロカーボンであることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項4】
前記ゲート電極がMo、Ru、W、Ta、Nb、Ti、Hf、Zr、希土類元素のカーバイド、ナイトライド、シリサイド、窒化シリサイド、及びボライドの何れかであることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項5】
前記ハロゲン含有金属層を形成するハロゲンと金属の結合力が前記ハロゲン化合物の結合力に対して、強いことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項6】
前記ハロゲン含有金属層の膜厚が0.2nm〜1.0nmであることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2010−212376(P2010−212376A)
【公開日】平成22年9月24日(2010.9.24)
【国際特許分類】
【出願番号】特願2009−55536(P2009−55536)
【出願日】平成21年3月9日(2009.3.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年9月24日(2010.9.24)
【国際特許分類】
【出願日】平成21年3月9日(2009.3.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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