【課題】溝ゲート構造を有するトランジスタとプレーナゲート構造を有するトランジスタを同一基板上に有する半導体装置であって、ゲート電極構造をポリメタルゲート構造とし、溝ゲートとプレーナゲートとを異なる導電型としたデュアルゲート構造としても、溝ゲートのポリシリコンに十分なドーパントを導入して空乏化を防止し、一方、プレーナゲートも同じ層厚のポリシリコンでも不純物イオンのゲート絶縁膜突抜けが起こらない新たな製造方法を提供する。
【解決手段】溝ゲート用のシリコン層にイオン注入し、その後一旦ポリシリコン化し、再度イオン注入によりポリシリコン層の表面をアモルファス化（層９，１０）して、プレーナゲート用の異なる導電型のイオン注入を行う。 （もっと読む）

【課題】表面チャネル型の微細なＰチャネルＭＩＳトランジスタを備え、装置全体としてのＮＢＴＩ信頼性が高い半導体装置を製造し易い半導体装置の製造方法を得ること。
【解決手段】表面チャネル型の微細なＰチャネルＭＩＳトランジスタ２０Ｐを備えた半導体装置を得るにあたって、ゲート絶縁膜１１にシリコン酸窒化物膜が含まれているＰチャネルＭＩＳトランジスタの集積密度が相対的に高い第１機能領域ＭＲと、ＰチャネルＭＩＳトランジスタの集積密度が相対的に低い第２機能領域ＬＲとが片面に形成され、かつＰチャネルＭＩＳトランジスタの各々を覆う層間絶縁膜用の電気絶縁膜４０Ａが形成された半導体基板１０に、第１機能領域を対象に選択的にレーザアニールを施し、このレーザアニールにより第１機能領域に形成されているゲート絶縁膜の各々を改質する選択的アニーリングを行う。 （もっと読む）

【課題】本発明は、２つの仕事関数の半導体デバイスの製造方法を提供する。
【解決手段】製造方法は、基板の第１領域及び第２領域上にデバイスを設けることを備える。これは、基板の第１領域及び第２領域上に誘電性層を設けること、及び第１及び第２領域の両方の誘電性層の上部にゲート電極を設けることによってなされる。第１領域上のゲート電極及び第２領域上のゲート電極の両方は仕事関数を有する。上記方法は、さらに、誘電性層とゲート電極との間で第１領域上にキャッピング層を設けることで第１領域上のゲート電極の仕事関数を変更し、及び第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更することを備える。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】製造が容易なＮｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することを可能にする。
【解決手段】基板１中に互いに絶縁分離されたｐ型半導体領域２とｎ型半導体領域３を形成する工程と、ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜５，１５をそれぞれ形成する工程と、第１ゲート絶縁膜上にＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイド６ｂを形成するとともに第２ゲート絶縁膜上にＮｉ／Ｓｉ≧３１／１２となる組成の第２ニッケルシリサイド１６を形成する工程と、第１ニッケルシリサイド中にアルミニウムを拡散させ、第１ニッケルシリサイドと第１ゲート絶縁膜との界面にアルミニウム６ａを偏析させる工程と、を備えている。 （もっと読む）

【課題】円柱型構造のトランジスタの特性を向上させる。
【解決手段】導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極を有しており、ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置を提供することにより、上記課題を解決する。 （もっと読む）

【課題】ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供する。
【解決手段】半導体装置の製造方法は、まず、ゲート電極７の上面に窒化シリコン膜８を形成し、その側面に窒化シリコンからなる第１サイドウォールスペーサ１４および酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。また、ＤＲＡＭのメモリセル領域以外のＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１においては、高濃度Ｎ形半導体領域１６，１６ｂおよび高濃度Ｐ形半導体領域１７が第２サイドウォールスペーサ１５に対して自己整合に形成される。 （もっと読む）

【課題】アーリー電圧の低下を抑制する。
【解決手段】第１導電型の半導体基板に設けられた、第１,第２の素子領域と、第２導電型の第１の不純物からなり第１の素子領域の深さ方向の奥深部位に設けられたレトログレードウェルと、第２導電型の第２の不純物からなり第１の素子領域の深さ方向の中間部位に設けられたエンハンスドドープ層と、第２導電型の第３の不純物からなり第１の素子領域の表面部位に設けられたパンチスルー抑制層と、第１の素子領域に接する第２のゲート絶縁膜と、第２の素子領域に接し第２のゲート絶縁膜よりも膜厚の厚い第１のゲート絶縁膜とを備える。第１の不純物のプロファイルと第３の不純物のプロファイルとが交差する領域に、第２の不純物が分布する。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上にＨｆ、 Ｚｒの少なくとも１つと、Ｓｉ、Ｏ、Ｎを含むゲート絶縁膜を形成し、第１、第２のゲート電極層を形成し、第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層を形成し、第２の金属含有層を形成し、保護膜を形成し、保護膜を選択的に除去し、残存する保護膜をマスクとして、第１の金属含有層および第２の金属含有層を選択的に除去し、第１の金属含有層および第２の金属含有層が選択的に除去された第２のゲート電極層上に、第３の金属含有層を成膜し、加熱処理により、第１のゲート電極層を合金化するとともに、第２のゲート電極層を合金化し、異なる組成のゲート電極を形成する。 （もっと読む）

【課題】良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供する。
【解決手段】半導体装置は、主電極（４）と主電極（４）に接触した誘電体（３）を含み、主電極（４）は、所定の仕事関数を有する材料と、主電極（４）の材料の仕事関数を予め決められた値に向かって変調する仕事関数変調元素（６）とを含み、更に、主電極（４）は、仕事関数変調元素（６）が誘電体（３）に向かっておよび／または誘電体（３）中に拡散するのを防止する拡散防止ドーパント元素（５）を含む。 （もっと読む）

【課題】シリコン基板表面に損傷及び汚染を与えることなく窒化シリコン膜を選択的に形成することによって同一シリコン基板内に種類の異なる複数のゲート絶縁膜を形成して成る半導体装置及びその製造方法を提供すること。
【解決手段】シリコン基板の表面に酸化シリコン膜を形成してからその一部を除去し、酸化シリコン膜を除去した基板面に窒化シリコン膜を形成すると同時に除去せずに残した酸化シリコン膜の表面に窒素を導入する。その他に、シリコン基板の表面に化学気相成長法により酸化シリコン膜を堆積してからその一部を除去し、酸化シリコン膜を除去した基板面に窒化シリコン膜を形成すると共に除去せずに残した酸化シリコン膜の表面に窒素を導入し、続いて窒素を導入した酸化シリコン膜を溶解除去して基板表面を露出させ、露出したシリコン基板の表面及び上記窒化シリコン膜を酸化する。 （もっと読む）

【課題】ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持するようにした半導体装置及びその製造方法を提供する。
【解決手段】面方位が（１１０）であるシリコン基板に形成された埋め込み型ＮＭＯＳと埋め込み型ＰＭＯＳとを備え、埋め込み型ＮＭＯＳのソース−ドレイン間の電流方向は＜１００＞方向であり、埋め込み型ＰＭＯＳのソース−ドレイン間の電流方向は＜１１０＞方向である。このような構成であれば、埋め込み型ＮＭＯＳの移動度と埋め込み型ＰＭＯＳの移動度はそれぞれ最大値となる。 （もっと読む）

【課題】チャネル幅やチャンネル長が異なるにも係らずほぼ同じ閾値電圧が要求される複数種類のトランジスタを有する半導体装置において、工程数を削減する。
【解決手段】半導体装置は、少なくともチャネル幅が互いに異なる複数のトランジスタを有しており、これらトランジスタの閾値電圧が、これらトランジスタへの実質的に等しいチャネルドーズ量と、これらトランジスタのゲート絶縁膜への所定金属の付着および／またはこれらトランジスタのゲート電極材料による仕事関数制御（すなわち、これらトランジスタのチャネル領域に対するゲート構造（ゲート絶縁膜および／またはゲート電極）に基づく仕事関数制御）との両方を用いて、ほぼ同じに設定されている。 （もっと読む）

【課題】ランダム成分によるトランジスタ特性のばらつきを抑制した、レトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することにある。
【解決手段】レトログレードチャネル構造を有する第１のＭＩＳトランジスタのチャネル領域４ａを、通常の表面チャネル構造を有する第２のＭＩＳトランジスタの厚い第２のゲート絶縁膜３ｃ、３ｄの形成後に形成する。第２のＭＩＳトランジスタのチャネル領域４ｃ、４ｄは、第２のゲート絶縁膜３ｃ、３ｄが形成される前に形成される。 （もっと読む）

【課題】ＣＭＯＳトランジスタ等において、ｎチャネル型トランジスタとｐチャネル型トランジスタとで、徒に実行困難な製造プロセスを伴うことなくゲート電極の十分な仕事関数差の確保を可能とし、トランジスタの駆動特性を大幅に向上させる。
【解決手段】ｎＭＯＳ領域及びｐＭＯＳ領域の双方でＮｉ２を用いてアニール処理により各多結晶シリコン膜１と反応させ、多結晶シリコン膜１をニッケルリッチ状態にシリサイド化する。その後、ｐＭＯＳ領域のみにマスク層４を形成して、ｎＭＯＳ領域のみにシリコンをイオン注入し、アニール処理することにより、ｎＭＯＳ領域にはシリコンリッチ状態のゲート電極５を、ｐＭＯＳ領域にはＮｉリッチ状態のゲート電極６を形成する。 （もっと読む）

【課題】本発明は、ＰチャネルＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、適正なしきい値電圧を有する半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜１１０ａと、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜１１０ｂと、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜１１０ｃと、を含む積層構造を有することを特徴とするものである。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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【課題】チャネルを構成する半導体材料にＧｅ又はＳｉＧｅを用いて高速動作を実現するとともに、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成することを可能とするＣＭＯＳＦＥＴを実現する。
【解決手段】ｎＭＯＳＦＥＴ１０では、ゲート電極１３がＮｉＳｉで構成されたシリサイド層で形成されている。ゲート電極１３の両側におけるＧｅ基板２の表層には、ＮｉＧｅで構成されたGermanide層であるＮｉＧｅ層１５が形成されている。ＮｉＧｅ層１５とＧｅ基板２との接合界面には、所定の原子が高濃度に偏析して形成されてなる第１の層１６が形成され、ゲート電極１３とゲート絶縁膜１２との界面には、第１の層１６と同じ原子が高濃度に偏析して形成されてなる第２の層１７が形成されている。 （もっと読む）

【課題】同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０の主面に形成されたｎＭＯＳ領域３７およびｐＭＯＳ領域３８を含むＣＭＯＳ型の半導体装置であって、ｎＭＯＳ領域３７は、ＷＳｉ膜１７を含むメタルゲート電極２３を有し、ｐＭＯＳ領域３８は、ＷＳｉＮ膜３５を含むメタルゲート電極２５を有し、ＷＳｉＮ膜３５のＮ量を制御してその仕事関数を制御し、ｐＭＯＳ領域３８におけるゲート電極２５の閾値を制御する。 （もっと読む）

【課題】仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できるようにする。
【解決手段】本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜１５ａと、ゲート絶縁膜の上に形成されたゲート電極２３とを備えている。ゲート電極２３は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極である。 （もっと読む）