【課題】Ｈｆ−Ｏ系絶縁膜上に、ＴａＣ_ｘ膜を用いたメタルゲート電極を備えたＭＩＳトランジスタの実効仕事関数を制御する。
【解決手段】ＳＯＩ基板１のシリコン層１ｃ側よりゲート絶縁膜２を形成する。次いで、ゲート絶縁膜２上に室温スパッタ法によってＴａＣ_ｘ膜を堆積し、このＴａＣ_ｘ膜から構成されるメタルゲート電極３を形成する。次いで、メタルゲート電極３上にアモルファス状態のシリコン膜を形成した後、メタルゲート電極３に熱処理を施す。次いで、前記シリコン膜を除去した後、メタルゲート電極３に酸素を添加する。 （もっと読む）

【課題】高い反転層キャリア移動度を有するシングルメタルＣＭＩＳＦＥＴを提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層を夫々備え、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極における、少なくともゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、最下層は同一配向性を有することを特徴とする。 （もっと読む）

【課題】メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減する。
【解決手段】ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮから構成される第１金属膜３０と、ＴｉＮから構成され、膜厚が５ｎｍ以下の第２金属膜３１と、Ｓｉを主成分として含有する導電体膜３２とが積層された構造を有している。また、ｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、順に、第２金属膜３１と、導電体膜３２とが積層された構造を有している。 （もっと読む）

【課題】同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法において、製造工程を追加することなく、ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもつＭＯＳキャパシタを製造する。
【解決手段】工程（２）でＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用ボロンイオンを同時に注入し、かつＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５には上記ボロンイオンを注入せず、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐでＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルを異ならせる。 （もっと読む）

【課題】記憶情報を高速に読み出す半導体集積回路装置の製造方法を提供する。
【解決手段】本発明の半導体集積回路装置の製造方法は、半導体基板上に第１ゲート電極を形成する工程、この工程の後に第１ゲート電極を覆うように半導体基板上に導電性膜を形成する工程、この工程の後に導電性膜の一部を覆うように半導体基板上にマスクパターンを形成する工程、この工程の後にドライエッチングを行いマスクパターンで覆われていない導電性膜をサイドスペーサ状の第２ゲート電極に加工する工程で、且つマスクパターンで覆われた導電性膜を第２ゲート電極のコンタクト領域としてパターニングする工程、この工程の後にマスクパターンを除去する工程、この工程の後に不揮発性メモリセルを覆うように半導体基板上に層間絶縁膜を形成する工程、この工程の後に層間絶縁膜中に第２ゲート電極のコンタクト領域に接続するプラグを形成する工程、を有する。 （もっと読む）

【課題】 ゲート絶縁膜にＨｆを含むＭＯＳトランジスタの特性のばらつきを抑制するために、Ｈｆ密度の面内ばらつきを少なくすることが必要である。
【解決手段】 半導体基板上に、熱酸化により酸化シリコンまたは酸窒化シリコンを含む絶縁膜(40)を形成する。絶縁膜の上にＨｆを含むガス(45)を供給して、絶縁膜の上にＨｆ原子(41)を堆積させる。Ｈｆ原子が堆積している絶縁膜を、酸素雰囲気中(46)で熱処理する。酸素雰囲気中で熱処理した後、絶縁膜の上に、ゲート電極(50P,50N)を形成する。ゲート電極の両側に、ソース領域及びドレイン領域(52P,52N)を形成する。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

適切な仕事関数の材料のゲート電極を有する半導体デバイスの製造方法を開示する。この方法は、所定数の活性領域（１１０，１２０）および該活性領域（１１０，１２０）を被覆する誘電体層（１３０）を含む基板（１００）を提供する工程と、前記誘電体層上に積層体（１４０，１５０，１６０）を形成する工程を有する。積層体の形成は、前記誘電体層（１３０）上に、第１の厚さ、例えば１０ｎｍ未満を有する第１の金属層（１４０）を析出させる工程と、該第１の金属層（１４０）上に、第２の厚さを有する第２の金属層（１５０）を析出させる工程であり、前記第２の厚さが前記第１の厚さより厚い工程と、前記第２の金属層（１５０）にドーパント（１５２，１５４）を導入する工程と、前記デバイスを温度上昇下にさらし、前記ドーパント（１５２，１５４）の少なくとも一部を、前記第２の金属層（１５０）から前記第１の金属層（１４０）と前記第２の金属層（１５０）との界面を越えて、移動させる工程と、前記積層体を所定数のゲート電極（１７０）にパターニングする工程と、を有する。この方法によれば、ゲート電極は、誘電体層（１３０）の近くにドーパントプロファイルを有するように形成されるため、ゲート誘電体がドーパントの侵入により劣化することなく、ゲート電極の仕事関数を最適化することができる。
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【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）

【課題】最小の工程数で尚且つ、特性が安定しており、スイッチングスピードの速いパワー半導体装置を実現する。
【解決手段】厚いゲート絶縁膜９及びこれよりも薄いゲート絶縁膜１１を形成した後、ゲート電極材料を堆積し、ゲート絶縁膜９下のボディ領域の形成予定部位にｐ型不純物をイオン注入してｐ型不純物領域１５を形成する。そして、ゲート絶縁膜９，１１下にそれぞれｐ型不純物をイオン注入してボディ領域１９ａ，１９ｂをそれぞれ形成する。ボディ領域１９ａはｐ型不純物領域１５と一体化する。 （もっと読む）

【課題】ＣＭＩＳ集積回路装置等の量産において、ＭＩＳＦＥＴのゲート長等の変動により、Ｖｔｈ等の電気特性が変動する問題が、短チャネル化によって、深刻な問題となってきている。この問題を解決するために、先行する変動要因プロセスの変動を後続の変動要因プロセスを逆側に振って、変動要因を相殺するフィード・フォーワッド技術が種々検討されている。これらのフィード・フォーワッド技術は、相殺プロセスの効果が全体に及ぶため、単一種類のＭＩＳＦＥＴを搭載した製品では、比較的容易に適用できるものの、複数種類のＭＩＳＦＥＴ搭載した製品では、適用が困難である。
【解決手段】本願発明は、ゲート電極パターニング工程およびオフセット・スペーサ成膜工程の結果に基づいて、多変量解析の手法により、ハロー注入量を調整するものである。 （もっと読む）

【課題】Ｎチャネル領域内、およびＰチャネル領域内のチャネルに印加するストレスを制御でき、面積の増加抑制および歩留まりの低下を実現できる半導体装置およびその製造方法を提供する。
【解決手段】Ｎチャネル領域２０１内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断する。Ｐチャネル領域２０２内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断後、酸素などをイオン注入する。その後、熱処理を加えてＮチャネル領域２０１内のコンタクトライナー５１３を収縮させてｎチャネルコンタクトライナー５１８を形成し、Ｐチャネル領域２０２内のコンタクトライナー５１３を膨張させてｐチャネルコンタクトライナー５１９を形成する。 （もっと読む）

【課題】低閾値動作に可及的に適した実効仕事関数を有するＭＩＳトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】Ｈｆ（或いはＺｒ）酸化物に高価数金属を添加することでギャップ内準位を作りだし、窒素あるいはフッ素などによりギャップ内準位の位置を変化させることで、最適な実効仕事関数を有する電極を備え、低閾値動作が可能なＣＭＩＳデバイスを実現した。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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【課題】組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１に、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する第１の積層膜を備えたｐＭＯＳ領域１、離間して、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成し、第１及び第２の積層膜の側壁にオフセット膜３３、サイドウォール３５の形成、及びソース・ドレイン領域１５の形成を行い、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、シリコン材料膜２３ａ上、及びｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積し、ｐＭＯＳ領域１にＮｉ_３Ｓｉを形成し、ｎＭＯＳ領域２にＮｉＳｉ_２を形成する。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極を工夫することにより、ゲート空乏化を抑制しつつ実効仕事関数を制御することを可能とする。
【解決手段】Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタ２と、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタ３とを有し、前記第１トランジスタ２のゲート絶縁膜２１と前記第２トランジスタ３のゲート絶縁膜２１は、前記ゲート電極側に金属不純物２２が存在していて、前記第１トランジスタ２のゲート電極２３ＮがＮ型のポリシリコンである、もしくは前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンである、もしくは前記第１トランジスタ２のゲート電極２３ＮがＰ型のポリシリコンであり前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンであることを特徴とする。 （もっと読む）

【課題】改善された性能および安定を備えたＳＲＡＭビットセルを製造できるスタティックランダムアクセスメモリの製造方法を提供する。
【解決手段】それぞれ２個のパスゲートトランジスタ３０２、プルダウントランジスタ３０４、及びプルアップトランジスタ３０６を有するＳＲＡＭビットセル３００が形成され、シリコン窒化膜３０８が全面に堆積され、その後、プルダウントランジスタ３０４上にシリコン窒化膜３０８が形成され、その後、高温アニール処理が行われることにより、シリコン窒化膜３０８によってカバーされた領域が再結晶化され、歪が導入され、その後、シリコン窒化膜３０８が除去される。 （もっと読む）

【課題】 占有面積を拡大することなく特性バラツキの抑制を可能にする半導体装置及びその製造方法を提供する。
【解決手段】 低濃度Ｐ型の半導体基板１の上層にゲート酸化膜３を形成した後、ゲート酸化膜３上層にＰ型のゲート電極４を形成する。その後、ゲート酸化膜３及びゲート電極４をマスクとしてＮ型の不純物イオンを注入することで、Ｎ型のソース・ドレイン拡散領域６を複数離間形成する。その後、半導体基板１及びゲート電極４の上層に層間絶縁膜７を形成した後、各ソース・ドレイン拡散領域６及びゲート電極４夫々との電気的接続を確保する複数のコンタクトプラグ８を形成する。その後、所望の閾値電圧となるよう、コンタクトプラグ８を介してソース・ドレイン拡散領域６とゲート電極４の間に所定の高電圧を印加してゲート酸化膜３内に正電荷を注入する。 （もっと読む）

【課題】Ｈｉｇｈ−Ｋ膜からなるゲート絶縁膜と基板との間に１ｎｍ以下の厚さの界面層を有し、再酸化による界面層の膜厚増加を抑えることができ、微細化が可能となる半導体装置を提供する。
【解決手段】シリコン基板１のチャネル領域３上にシリコン酸化物よりも誘電率の高い高誘電率材料膜（Ｈｉｇｈ−Ｋ膜１３）を介して形成されるゲート電極１４と、チャネル領域３を挟んだシリコン基板１の表面に形成されたソース／ドレイン領域１７とを備える半導体装置であって、シリコン基板１と高誘電率材料膜との間に、シリコン基板１との界面付近に厚さ方向の窒素濃度分布のピークを有し、厚さが０．２〜１ｎｍのシリコン酸窒化膜からなる界面層１２を備える。 （もっと読む）