【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１のｐ型ウエルＰＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ａを介して形成されたゲート電極ＧＥ１を有し、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ型ウエルＮＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ｂを介して形成されたゲート電極ＧＥ２を有している。ゲート電極ＧＥ１，ＧＥ２は、金属膜７とその上のシリコン膜８との積層構造を有している。Ｈｆ含有絶縁膜３ａは、Ｈｆと希土類元素とＳｉとＯとＮとからなる絶縁材料膜またはＨｆと希土類元素とＳｉとＯとからなる絶縁材料膜であり、Ｈｆ含有絶縁膜３ｂは、ＨｆとＡｌとＯとＮとからなる絶縁材料膜またはＨｆとＡｌとＯとからなる絶縁材料膜である。 （もっと読む）

【課題】High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現する。
【解決手段】第１の領域と第２の領域とを有する半導体基板１０１の上にゲート絶縁膜１０３を形成する。次に、ゲート絶縁膜１０３の上に第１の金属窒化膜１０５を堆積する。次に、第１の金属窒化膜１０５における第２の領域に位置する部分を除去することにより、ゲート絶縁膜１０３における第２の領域に位置する部分を露出させる。次に、ゲート絶縁膜１０３における第２の領域に位置する部分の上に、第１の金属窒化膜１０５と同じ金属窒化物からなる第２の金属窒化膜１０７を形成する。 （もっと読む）

【課題】閾値電圧が相対的に高い半導体装置のチャネル領域における不純物濃度を閾値電圧が相対的に低い半導体装置のチャネル領域における不純物濃度よりも高くすると、閾値電圧が相対的に高い半導体装置の駆動力の低下を招来する虞があった。
【解決手段】半導体装置は、第１のトランジスタと第２のトランジスタとを備えている。第１のトランジスタは、第１のチャネル領域３ａと、第１のゲート絶縁膜４ａと、第１のゲート電極５ａと、第１のエクステンション領域８ａとを有している。第２のトランジスタは、第１のトランジスタよりも高い閾値電圧を有しており、第２のチャネル領域３ｂと、第２のゲート絶縁膜４ｂと、第２のゲート電極５ｂと、第２のエクステンション領域８ｂとを有している。第２のエクステンション領域８ｂは浅接合化不純物を含んでおり、第２のエクステンション領域８ｂの接合深さは第１のエクステンション領域８ａの接合深さよりも浅い。 （もっと読む）

【課題】相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置において、第１，第２，第３のチャネル拡散層の不純物プロファイルの変動を抑制する。
【解決手段】半導体装置は、第１，第２，第３の活性領域上に第１，第２，第３のゲート絶縁膜１３Ａ，１３Ｂ，１４Ｃを介して形成された第１，第２，第３のゲート電極を有する第１導電型の第１，第２，第３のＭＩＳトランジスタを備えている。第１のゲート絶縁膜１３Ａは、第１のシリコン酸化膜１３ａと第１の高誘電率絶縁膜１５ａとからなる。第２のゲート絶縁膜１３Ｂは、第２のシリコン酸化膜１３ｂと第２の高誘電率絶縁膜１５ｂとからなる。第３のゲート絶縁膜１４Ｃは、第３のシリコン酸化膜１４ｃと第３の高誘電率絶縁膜１５ｃとからなる。第２のシリコン酸化膜１３ｂは、第１のシリコン酸化膜１３ａと同じ膜厚を有し、且つ、第３のシリコン酸化膜１４ｃよりも厚い膜厚を有している。 （もっと読む）

【課題】複数のゲート長を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜及びメタルゲート電極を備えたＣＭＩＳＦＥＴの生産性や性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有絶縁膜５を形成し、その上に窒化金属膜７を形成し、窒化金属膜７上のフォトレジストパターンをマスクにしたウェットエッチングによって、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａの窒化金属膜７を選択的に除去する。それから、希土類元素を含有するしきい値調整層８を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５をしきい値調整層８と反応させるが、ｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は、窒化金属膜７があるためしきい値調整層８とは反応しない。その後、未反応のしきい値調整層８と窒化金属膜７を除去してから、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂにメタルゲート電極を形成する。 （もっと読む）

【課題】短いゲート長を加工可能にする半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法の一形態は、シリコン基板２上にシリコン酸化膜３４を形成し、酸化膜３４上に所定幅Ｔ１を有する多結晶シリコン膜３５ａを形成し、少なくとも多結晶シリコン膜３５ａの両側部を酸化し、所定幅Ｔ１よりも狭い幅を有する酸化膜３４の部分を多結晶シリコン膜３５ａの下に残すように、酸化膜３４を、多結晶シリコン膜３５ａの酸化された部分と共にエッチングし、酸化された部分がエッチングされた多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入し、多結晶シリコン膜３５ａの両側に側壁絶縁膜１４を形成し、側壁絶縁膜１４が形成された多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入する、工程を有する。 （もっと読む）

【課題】デュアルゲート不純物ドーピング方法及びこれを用いたデュアルゲート形成方法を提供する。
【解決手段】デュアルゲート不純物ドーピング方法は、第１領域及び第２領域を有する半導体基板上のゲート導電膜に第１導電型の不純物イオンをドープする段階であって、ゲート導電膜の下部よりも上部における不純物ドーピング濃度がより高い濃度勾配でドープする段階と、第２領域のゲート導電膜をオープンさせるマスクを用いて第２領域のゲート導電膜に第２導電型の不純物イオンをドープする段階と、熱処理を行い、第１導電型及び第２導電型の不純物イオンを拡散させる段階と、を含む。 （もっと読む）

【課題】トランジスタのしきい値電圧制御のために使用する金属酸化膜の膜減り等に起因するしきい値電圧ばらつきを抑制し、所望のしきい値電圧を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上に、高融点金属酸化物を含む材料からなるゲート絶縁膜３が形成され、ゲート絶縁膜３上に金属酸化膜４が形成される。次いで、金属酸化膜４を構成する金属原子を、金属酸化膜４からゲート絶縁膜３の表面部へ拡散させる処理が実施される。当該金属原子の拡散工程後、上記金属酸化膜４がゲート絶縁膜３に対して選択的に除去される。そして、金属原子が拡散されたゲート絶縁膜３上に導電膜７、８が形成され、当該導電膜７、８を加工することでゲート電極３０、３１が形成される。 （もっと読む）

【課題】複数の閾値を有し、ダストや不純物の局所的なばらつきによる歩留りの低下や、信頼性の低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板(Sub.)に形成された第１導電型のＭＯＳＦＥＴと第２導電型のＭＯＳＦＥＴを有し、前記第１導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第１のゲート電極15aと、第２導電型の不純物を含む第２のゲート電極15ｂとを備え、前記第２導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第３のゲート電極15ｃと、第２導電型の不純物を含む第４のゲート電極15ｄとを備える。 （もっと読む）

【課題】
製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。
【解決手段】
半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】寿命を可及的に長くすることの可能なＭＩＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体領域２が形成された半導体基板１と、半導体領域に離間して形成されたソース領域５ａおよびドレイン領域５ｂと、ソース領域とドレイン領域との間の半導体領域３上に形成され金属および酸素を含む金属酸化層１２を有するゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１６と、を有するＭＩＳＦＥＴを備え、金属酸化層に含まれる金属はＨｆ、Ｚｒのうちから選択された少なくとも１つであり、金属酸化層は、更にＲｕ、Ｃｒ、Ｏｓ、Ｖ、Ｆｅ、Ｔｃ、Ｎｂ、Ｔａのうちから選択された少なくとも１つの元素が添加され、金属酸化層は元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、金属酸化層中における元素の密度は、１×１０^１５ｃｍ^−３以上、２．９６×１０^２０ｃｍ^−３以下の範囲にあり、電荷トラップは、金属酸化層の中央より半導体領域側にピークを有するように分布することを特徴とする。 （もっと読む）

本発明は、埋め込まれた絶縁材料面によって半導体基板層から隔てられた活性半導体層を含む集積回路に関する。この集積回路は、同じ型の第１および第２のトランジスタ(２０５、２１３)と、第１および第２のトランジスタの真下に配置された第１および第２の接地面とを有し、第１のトランジスタの接地面のドーピングは、第１のトランジスタのソースのドーピングと反対のドーピングであり、第１の閾値電圧を有する。第２のトランジスタの接地面のドーピングは、第２のトランジスタのソースのドーピングと同一のドーピングであり、第２の閾値電圧を有する。第１の閾値電圧は、第１のトランジスタのソースと接地面との間に印加される電位差に依存し、第２の閾値電圧は、第２のトランジスタのソースと接地面との間に印加される電位差に依存する。
（もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】アクティブマトリクス型の液晶表示装置の画面の大面積化を可能とするゲート電極とゲート配線を提供することを第１の課題とする。
【解決手段】同一基板上に表示領域と、表示領域の周辺に設けられた駆動回路と、を有し、表示領域は、第１の薄膜トランジスタを有し、駆動回路は、第２の薄膜トランジスタを有し、第１の薄膜トランジスタと第２の薄膜トランジスタは、リンがドープされたシリコンでなるゲート電極を有し、ゲート電極は、チャネル形成領域の外側に設けられた接続部でアルミニウムまたは銅を主成分とする層とタンタル、タングステン、チタン、モリブデンから選ばれた少なくとも１種を主成分とする層とを有する配線と電気的に接続する。 （もっと読む）

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 （もっと読む）

【課題】ＴＤＤＢ寿命が改善された容量素子を有する半導体集積回路装置を提供すること。
【解決手段】半導体集積回路装置１は、基板平面に対して突起する第１半導体層を有する第１電極４と、第１電極４の少なくとも一部の側面に形成された側面絶縁膜５と、第１電極４上及び側面絶縁膜５上に形成された上面絶縁膜６と、側面絶縁膜５及び上面絶縁膜６を覆う第２電極７と、を備える。第１電極４、側面絶縁膜５及び第２電極７は容量素子を形成する。上面絶縁膜６の第１電極４と第２電極７間の厚さは、側面絶縁膜５の第１電極４と第２電極７間の厚さよりも厚い。 （もっと読む）

【課題】回路動作の安定性を高め、消費電力の低減を可能とした半導体装置を提供する。
【解決手段】フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１〜２６を有する分周回路を備え、この分周回路の動作時は、ＭＯＳＦＥＴ２２、２３，２４、２６の各ゲート（Ｇ）に固定電圧が印加されてＭＯＳＦＥＴ２２、２４がオンすると共に、ＭＯＳＦＥＴ２３、２６がオフする。また、ＭＯＳＦＥＴ２１、２５の各ゲート（Ｇ）に振幅電圧が印加されて、ＭＯＳＦＥＴ２１、２５がオン、オフを繰り返す。このように動作する分周回路において、ＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値は、例えばチャネルドープにより、ＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値よりも大きく設定されている。 （もっと読む）

【課題】歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置の製造方法を提供すること。
【解決手段】第１窓７０ａを有する第１レジストパターン７０を第２絶縁膜６９上に形成する工程と、第１レジストパターン７０をエッチングマスクにしてコンタクト領域CRが露出する第１開口６９ｄを形成する工程と、第１レジスト部７６ａを有する第２レジストパターン７６を第２導電膜７４上に形成する工程と、第２レジストパターン７６をエッチングマスクにし、第１、第２導電体６７ａ、７４ａ、フローティングゲート６７ｄ、及びコントロールゲート７４ｄを形成する工程と、第３レジストパターン８０を各領域I、IIに形成する工程と、第３レジストパターン８０をエッチングマスクにして第２窓８０ａ下の第２導電体７４ａを除去する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型ＭＯＳトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるＰＮ接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。 （もっと読む）