半導体装置及びその製造方法
【課題】High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現する。
【解決手段】第１の領域と第２の領域とを有する半導体基板１０１の上にゲート絶縁膜１０３を形成する。次に、ゲート絶縁膜１０３の上に第１の金属窒化膜１０５を堆積する。次に、第１の金属窒化膜１０５における第２の領域に位置する部分を除去することにより、ゲート絶縁膜１０３における第２の領域に位置する部分を露出させる。次に、ゲート絶縁膜１０３における第２の領域に位置する部分の上に、第１の金属窒化膜１０５と同じ金属窒化物からなる第２の金属窒化膜１０７を形成する。
【解決手段】第１の領域と第２の領域とを有する半導体基板１０１の上にゲート絶縁膜１０３を形成する。次に、ゲート絶縁膜１０３の上に第１の金属窒化膜１０５を堆積する。次に、第１の金属窒化膜１０５における第２の領域に位置する部分を除去することにより、ゲート絶縁膜１０３における第２の領域に位置する部分を露出させる。次に、ゲート絶縁膜１０３における第２の領域に位置する部分の上に、第１の金属窒化膜１０５と同じ金属窒化物からなる第２の金属窒化膜１０７を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を有するトランジスタを備えた半導体装置及びその製造方法に関し、特に、メタルゲート電極を有するトランジスタ素子の特性改善に関する。
【背景技術】
【０００２】
デバイスの微細化や駆動力向上のために、従来のSiON/poly-Siゲート電極構造からHigh-k/metalゲート電極構造へのゲート構造変更の検討が進められている。High-k/metalゲート電極構造では、高誘電率絶縁膜により実効酸化膜厚（ＥＯＴ）の低減とゲートリーク電流の低減との両立が可能であり、また、ゲート電極として金属膜を使用することにより、poly-Si電極で発生していたゲート空乏化を防止することができる。High-k/metalゲート電極構造の課題は、ＮｃｈＦＥＴ（field effect transistor）（以下、ＮＦＥＴという）及びＰｃｈＦＥＴ（以下、ＰＦＥＴという）のそれぞれに適合した所望の仕事関数を実現することである。
【０００３】
図４（ａ）〜（ｇ）は、High-k/metalゲート電極構造を用いた第１従来例に係るトランジスタ形成プロセスの各工程を示す断面図である（特許文献１参照）。
【０００４】
第１従来例においては、まず、図４（ａ）に示すように、半導体基板１にトレンチ型素子分離２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、半導体基板１上に高誘電率絶縁体などからなるゲート絶縁膜３を形成し、その後、ゲート絶縁膜３上に厚さ２０ｎｍ程度のＴｉＮ膜５を堆積する。
【０００５】
次に、図４（ｂ）に示すように、ＴｉＮ膜５上にＰＦＥＴ領域を覆うマスクパターン６を形成した後、図４（ｃ）に示すように、ＮＦＥＴ領域のＴｉＮ膜５をエッチングにより除去し、その後、マスクパターン６を除去する。
【０００６】
次に、図４（ｄ）に示すように、半導体基板１上の全面に厚さ２．５ｎｍ程度のＴｉＮ膜７を堆積した後、図４（ｅ）に示すように、ＴｉＮ膜７上にシリコン膜８を堆積する。
【０００７】
次に、図４（ｆ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉＮ膜５、ＴｉＮ膜７及びシリコン膜８からなるゲート電極９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜７及びシリコン膜８からなるゲート電極９Ｂを形成する。
【０００８】
次に、図４（ｇ）に示すように、ゲート電極９Ａ及び９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１０を形成すると共に、半導体基板１におけるゲート電極９Ａ及び９Ｂのそれぞれの両側にソース・ドレイン領域１１Ａ及び１１Ｂを形成する。
【０００９】
以上のように、第１従来例においては、ＰＦＥＴ領域では厚膜のＴｉＮ膜５と薄膜のＴｉＮ膜７とをメタル電極として使用すると共にＮＦＥＴ領域では薄膜のＴｉＮ膜７をメタル電極として使用することにより、ＰＦＥＴ領域では高い仕事関数を得ていると共にＮＦＥＴ領域では低い仕事関数を得ている。
【００１０】
図５（ａ）〜（ｆ）は、High-k/metalゲート電極構造を用いた第２従来例に係るトランジスタ形成プロセスの各工程を示す断面図である（特許文献２参照）。
【００１１】
第２従来例においては、まず、図５（ａ）に示すように、半導体基板１にトレンチ型素子分離２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、半導体基板１上に高誘電率絶縁体からなるゲート絶縁膜３を形成し、その後、ゲート絶縁膜３上にＴｉＮ膜５を堆積する。
【００１２】
次に、図５（ｂ）に示すように、ＴｉＮ膜５上にＰＦＥＴ領域を覆うマスクパターン６を形成した後、ＮＦＥＴ領域のＴｉＮ膜５に対して、１×１０14ｃｍ-2程度のドーズ量で窒素イオンを注入し、その後、図５（ｃ）に示すように、マスクパターン６を除去する。この窒素注入により、ＮＦＥＴ領域のＴｉＮ膜５は高い窒素濃度を持つＴｉＮ膜５’に改質される。
【００１３】
次に、図５（ｄ）に示すように、半導体基板１上の全面にタングステン膜１３を形成した後、図５（ｅ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉＮ膜５及びタングステン膜１３からなるゲート電極９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜５’及びタングステン膜１３からなるゲート電極９Ｂを形成する。
【００１４】
次に、図５（ｆ）に示すように、ゲート電極９Ａ及び９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１０を形成すると共に、半導体基板１におけるゲート電極９Ａ及び９Ｂのそれぞれの両側にソース・ドレイン領域１１Ａ及び１１Ｂを形成する。
【００１５】
以上のように、第２従来例においては、ＮＦＥＴ領域のＴｉＮ膜５に窒素注入を実施することにより、ＮＦＥＴ領域のゲート電極（メタルゲート電極）９Ｂの仕事関数をＰＦＥＴ領域のゲート電極９Ａの仕事関数よりも低下させている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−１１００９１号公報
【特許文献２】特開２００１−２０３２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、前述の第１従来例及び第２従来例のいずれを用いたとしても、ＮＦＥＴ及びＰＦＥＴのそれぞれに適合した所望の仕事関数を実現することはできない。
【００１８】
具体的には、ＮＦＥＴに必要とされる仕事関数は４．３ｅＶ程度以下であり、ＰＦＥＴに必要とされる仕事関数は４．９ｅＶ程度以上であるのに対して、第１従来例においてＮＦＥＴのゲート電極に用いるＴｉＮ膜の膜厚を２．５ｎｍ程度とし、ＰＦＥＴのゲート電極に用いるＴｉＮ膜の膜厚を２０ｎｍ程度としても、ＮＦＥＴ及びＰＦＥＴの仕事関数をそれぞれ４．４ｅＶ程度及び４．８５ｅＶ程度にしか設定することができず、いずれも必要とされる仕事関数としては不十分である。
【００１９】
また、第２従来例においてＴｉＮ膜に対する窒素注入によって仕事関数を調整しようとしても、ＮＦＥＴの仕事関数を０．１ｅＶ程度低下させることしかできず、ＮＦＥＴ及びＰＦＥＴの両方について同時に所望の仕事関数を実現することはできない。
【００２０】
前記に鑑み、本発明は、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜の上に、金属膜及び第１の金属窒化膜を順次堆積する第２の工程と、前記金属膜及び前記第１の金属窒化膜のそれぞれにおける前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備えている。
【００２２】
本発明に係る第１の半導体装置の製造方法において、各トランジスタ形成領域で異なる種類のゲート絶縁膜を形成してもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法において、前記第１の金属窒化膜は、前記金属膜を構成する金属の窒化物から構成されていてもよい。或いは、前記金属膜を構成する金属は、前記第１の金属窒化膜に含まれる金属（例えばＴｉ）とは異なる金属（例えばＴａ）であってもよい。
【００２４】
本発明に係る第１の半導体装置の製造方法において、前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていてもよい。この場合、前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、前記第５の工程では、前記導電膜、前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより前記第１のゲート電極を形成し、前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成してもよい。また、この場合、前記第７の工程よりも後に、８００℃以上の温度で熱処理を行うことにより、前記金属膜を第３の金属窒化膜に変化させる第８の工程をさらに備えていてもよい。さらに、この場合、前記第３の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも低くてもよいし、前記ゲート絶縁膜は窒素を含有し、前記第８の工程で前記ゲート絶縁膜の窒素濃度が減少してもよい。尚、前記金属膜を第３の金属窒化膜に変化させる熱処理は、例えばソース・ドレイン領域形成のための不純物活性化熱処理であってもよい。また、第８の工程の後に、金属膜の下部がそのまま窒化されずに残っていてもよい。
【００２５】
前記の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜の上に第１の金属窒化膜を堆積する第２の工程と、前記第１の金属窒化膜における前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備え、前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっている。
【００２６】
本発明に係る第２の半導体装置の製造方法において、各トランジスタ形成領域で異なる種類のゲート絶縁膜を形成してもよい。
【００２７】
本発明に係る第２の半導体装置の製造方法において、前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていてもよい。この場合、前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、前記第５の工程では、前記導電膜、前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより前記第１のゲート電極を形成し、前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成してもよい。
【００２８】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮから構成されていてもよい。
【００２９】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高くてもよい。
【００３０】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄くてもよい。
【００３１】
本発明に係る第１又は第２の半導体装置の製造方法において、前記ゲート絶縁膜は高誘電率絶縁膜を含んでいてもよい。ここで、高誘電率絶縁膜とは、ＳｉＯ2 よりも高い誘電率を有する絶縁膜を意味する。
【００３２】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれをＰＶＤ（physical vapor deposition ）法により堆積してもよい。この場合、前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれを、総ガス流量に対する窒素ガス流量の比を変えて堆積してもよい。
【００３３】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１導電型のトランジスタはＰｃｈトランジスタであり、前記第２導電型のトランジスタはＮｃｈトランジスタであってもよいし、又は前記第１導電型のトランジスタ及び前記第２導電型のトランジスタのそれぞれは同一の導電型のトランジスタであってもよい。
【００３４】
本発明に係る半導体装置は、半導体基板における第１の領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備え、前記第１のゲート電極は、第１の金属窒化膜と、前記第１の金属窒化膜の上に形成され且つ前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜とを少なくとも有し、前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっている。
【００３５】
本発明に係る半導体装置において、前記第１のゲート電極は、前記第２の金属窒化膜の上に形成された導電膜をさらに有していてもよい。
【００３６】
本発明に係る半導体装置において、前記第１のゲート電極は、前記第１の金属窒化膜の下に形成され且つ前記第１の金属窒化膜よりも窒素濃度が低い第３の金属窒化膜をさらに有していてもよい。この場合、前記第１のゲート電極は、前記第３の金属窒化膜の下に形成された金属膜をさらに有していてもよい。
【００３７】
本発明に係る半導体装置において、前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮから構成されていてもよい。
【００３８】
本発明に係る半導体装置において、前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高くてもよい。
【００３９】
本発明に係る半導体装置において、前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄くてもよい。
【００４０】
本発明に係る半導体装置において、前記半導体基板における第２の領域の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極とをさらに備え、前記第２のゲート電極は、前記第２の金属窒化膜を少なくとも有していてもよい。この場合、前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜と同じ絶縁膜であってもよい。
【発明の効果】
【００４１】
本発明によると、第１導電型のトランジスタが形成される第１の領域及び第２導電型のトランジスタが形成される第２の領域のそれぞれの上に第１の金属窒化膜を形成した後、前記第２の領域に位置する部分の第１の金属窒化膜を除去し、その後、前記第２の領域の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する。このため、第１の領域では、膜厚が大きく且つ窒素濃度が低いメタル電極、つまり仕事関数が高いゲート電極を形成することができると共に、第２の領域では、膜厚が小さく且つ窒素濃度が高いメタル電極、つまり仕事関数が低いゲート電極を形成することができる。従って、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することができる。
【図面の簡単な説明】
【００４２】
【図１】図１（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｈ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は、ゲート電極中のＴｉＮ膜の膜厚と仕事関数との相関図である。
【図４】図４（ａ）〜（ｇ）は、第１従来例に係るトランジスタ形成プロセスの各工程を示す断面図である。
【図５】図５（ａ）〜（ｆ）は、第２従来例に係るトランジスタ形成プロセスの各工程を示す断面図である。
【発明を実施するための形態】
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法を図面を参照しながら説明する。
【００４４】
図１（ａ）〜（ｈ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４５】
まず、図１（ａ）に示すように、半導体基板１０１に、例えばＳＴＩ（shallow trench isolation）などの素子分離１０２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、各ＦＥＴ領域の半導体基板１０１中に、しきい値電圧（Ｖｔ）調整のための不純物注入及び活性化処理を行い、その後、半導体基板１０１表面の酸化膜（図示省略）を除去する。続いて、半導体基板１０１上に、例えば厚さ１．５ｎｍ程度の熱酸化膜と、例えば厚さ２．０ｎｍ程度のＨｆＳｉＯ膜とを順次堆積した後、当該ＨｆＳｉＯ膜を窒化することにより、ＨｆＳｉＯＮ／ＳｉＯ2 構造の高誘電率ゲート絶縁膜１０３を形成する。
【００４６】
次に、図１（ａ）に示すように、高誘電率ゲート絶縁膜１０３上に、例えばＰＶＤ法を用いて厚さ２ｎｍ程度のＴｉ膜１０４を堆積し、続いて、Ｔｉ膜１０４上に、例えばＰＶＤ法を用いて厚さ２０ｎｍ程度のＴｉＮ膜１０５を堆積する。
【００４７】
本実施形態では、Ｔｉ膜１０４の膜厚を例えば１ｎｍ〜３ｎｍ程度の数値範囲から選択する。また、高い仕事関数を得るためにＴｉＮ膜１０５の膜厚を比較的大きい数値範囲、例えば１０ｎｍ〜３０ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０５をＰＶＤ法により堆積する際の窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を比較的低い４０％程度に設定することにより、ＴｉＮ膜１０５の窒素濃度（具体的には組成比（モル比））をできるだけ低くして高い仕事関数が得られるようにすることが好ましい。但し、窒素流量比を４０％以下の低流量比に設定した場合には、ＴｉＮ膜が堆積されずにＴｉ膜が堆積される場合があるので、注意が必要である。
【００４８】
次に、図１（ｂ）に示すように、ＴｉＮ膜１０５上に、ＮＦＥＴ領域に開口部を有するマスクパターン１０６を形成した後、図１（ｃ）に示すように、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５及びＴｉ膜１０４を例えばウェットエッチングによって除去し、続いて、マスクパターン１０６を除去する。これにより、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３が露出する。ここで、ウェットエッチング液としては、高誘電率ゲート絶縁膜１０３に対するＴｉＮ膜１０５のエッチング選択比が高く且つＴｉＮ膜１０５のエッチングレートが比較的小さいエッチング液（つまりエッチングの制御が容易なエッチング液）、例えば希釈ＳＰＭ（sulfuric acid-hydrogen peroxide mixture ）液を使用してもよい。
【００４９】
次に、図１（ｄ）に示すように、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３（つまり高誘電率ゲート絶縁膜１０３の露出部分）の上を含む半導体基板１０１上の全面に、例えばＰＶＤ法を窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を８０％程度に設定して用いることによって、厚さ２ｎｍ程度のＴｉＮ膜１０７を堆積する。
【００５０】
本実施形態では、低い仕事関数を得るためにＴｉＮ膜１０７の膜厚を比較的小さい数値範囲、例えば１ｎｍ〜５ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０７をＰＶＤ法により堆積する際の窒素流量比を比較的大きい数値範囲、例えば８０％〜１００％程度の数値範囲から選択することにより、ＴｉＮ膜１０７の窒素濃度をできるだけ高くして低い仕事関数が得られるようにすることが好ましい。
【００５１】
次に、図１（ｅ）に示すように、ＴｉＮ膜１０７上に例えば厚さ１００ｎｍ程度のポリシリコン膜１０８を堆積した後、図１（ｆ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉ膜１０４、ＴｉＮ膜１０５、ＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ｂを形成する。このとき、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの外側に位置する部分の高誘電率ゲート絶縁膜１０３は除去される。
【００５２】
次に、図１（ｇ）に示すように、ゲート電極１０９Ａ及び１０９Ｂをマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にＬＤＤ（lightly doped drain ）領域１１１Ａを形成すると共に、ＮＦＥＴ領域にＬＤＤ領域１１１Ｂを形成する。その後、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１１０を形成する。
【００５３】
次に、図１（ｈ）に示すように、ゲート電極１０９Ａ及び１０９Ｂ並びに絶縁性サイドウォールスペーサ１１０をマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にソース・ドレイン領域１１２Ａを形成すると共に、ＮＦＥＴ領域にソース・ドレイン領域１１２Ｂを形成する。その後、ソース・ドレイン領域１１２Ａ及び１１２Ｂ中の不純物を活性化させるための熱処理を行った後、ゲート電極１０９Ａ及び１０９Ｂ並びにソース・ドレイン領域１１２Ａ及び１１２Ｂのそれぞれの上部に、例えばＮｉを含むシリサイド層（図示省略）を形成して、トランジスタ構造を完成させる。
【００５４】
本実施形態では、ＰＦＥＴ領域のゲート電極１０９Ａに含まれる極薄のＴｉ膜１０４は、Ｔｉ膜１０４の形成後のプロセス処理中に、例えば８００℃程度以上の温度で実施される前述の不純物活性化熱処理時に、Ｔｉ膜１０４上のＴｉＮ膜１０５中から窒素を奪い取ってＴｉＮ膜１１３に改質される（図１（ｈ）参照）。ここで、Ｔｉ膜１０４の下部がそのまま窒化されずに残っていてもよい。また、Ｔｉ膜１０４が非常に薄い場合には、Ｔｉ膜１０４形成に続くＴｉＮ膜１０５形成時にＴｉ膜１０４がＴｉＮ膜１１３に改質される場合もある。また、ＴｉＮ膜１１３の窒素濃度は、ＴｉＮ膜１１３上のＴｉＮ膜１０５の窒素濃度よりも低い。また、Ｔｉ膜１０４がＴｉＮ膜１１３に改質される際に、Ｔｉ膜１０４が、その下側の高誘電率ゲート絶縁膜１０３（具体的にはＨｆＳｉＯＮ膜）中からも窒素を奪い取り、ＨｆＳｉＯＮ膜の窒素濃度が低下してもよい。
【００５５】
すなわち、Ｔｉ膜１０４がＴｉＮ膜１１３に改質されることにより、ＰＦＥＴ領域のゲート電極１０９Ａを構成する３層構造のＴｉＮ膜（ＴｉＮ膜１１３、１０５及び１０７）のトータル膜厚は増加し、当該３層構造のＴｉＮ膜全体の窒素濃度が低下するか又は高誘電率ゲート絶縁膜１０３と接するように低窒素濃度のＴｉＮ膜１１３が形成され、高誘電率ゲート絶縁膜１０３となるＨｆＳｉＯＮ膜の窒素濃度は低下するが、これらはいずれもＰＦＥＴの仕事関数を増大させるように作用する。具体的には、本実施形態ではＰＦＥＴの仕事関数を４．９ｅＶ程度以上に設定することが可能である。
【００５６】
一方、ＮＦＥＴ領域のゲート電極１０９Ｂに含まれるＴｉＮ膜１０７は、比較的高い窒素濃度と２ｎｍ程度の薄い膜厚とを持つように形成されているが、これらはいずれもＮＦＥＴの仕事関数を低減させるように作用する。具体的には、本実施形態ではＮＦＥＴの仕事関数を４．３ｅＶ程度以下に設定することが可能である。
【００５７】
以上に説明したように、本実施形態によると、半導体基板１０１におけるＰＦＥＴ領域及びＮＦＥＴ領域のそれぞれの上に、膜厚が大きく且つ窒素濃度が低いＴｉＮ膜１０５を形成した後、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５を除去し、その後、ＮＦＥＴ領域の上に、膜厚が小さく且つ窒素濃度が高いＴｉＮ膜１０７を形成する。このため、ＰＦＥＴ領域では、膜厚が大きく且つ窒素濃度が低いメタル電極を有するゲート電極１０９Ａ、つまり仕事関数が高いゲート電極１０９Ａを形成することができると共に、ＮＦＥＴ領域では、膜厚が小さく且つ窒素濃度が高いメタル電極を有するゲート電極１０９Ｂ、つまり仕事関数が低いゲート電極１０９Ｂを形成することができる。
【００５８】
従って、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することができる。
【００５９】
尚、本実施形態において、Ｎ型及びＰ型の逆極性の複数のＦＥＴにそれぞれ適合するように仕事関数の調整を行ったが、これに代えて、同極性の複数のＦＥＴ（例えばメモリ用ＦＥＴとロジック用ＦＥＴ）にそれぞれ適合するように、ＴｉＮ膜等の金属窒化膜の膜厚や窒素濃度を微調整することにより仕事関数の調整を行ってもよい。
【００６０】
また、本実施形態において、ＮＦＥＴ領域とＰＦＥＴ領域とで同じ構成の高誘電率ゲート絶縁膜１０３を形成したが、これに代えて、各ＦＥＴ領域で異なる種類のゲート絶縁膜を形成してもよい。この場合、例えば高誘電率ゲート絶縁膜１０３を構成するＨｆＳｉＯＮ層中のＨｆ濃度を調整することにより、さらなる仕事関数の調整を行うことができる。また、高誘電率ゲート絶縁膜１０３を構成する高誘電率層として、ＨｆＳｉＯＮに代えて、窒化していないＨｆＳｉＯ層やＨｆＯ2 層を使用してもよい。また、高誘電率ゲート絶縁膜１０３上に、仕事関数を変化させることができる材料からなる層、例えばＬａＯ層、ＡｌＯ層、Ｌａ層、Ａｌ層などを極薄（１ｎｍ程度）で堆積することにより、さらなる仕事関数の調整を行ってもよい。
【００６１】
また、本実施形態において、ＰＶＤ法によりＴｉＮ膜１０５及び１０７を成膜したが、これに代えて、ＡＬＤ（atomic layer deposition ）法やＣＶＤ（chemical vapor deposition ）法によりＴｉＮ膜１０５及び１０７を成膜してもよい。
【００６２】
また、本実施形態において、各ＦＥＴ領域のゲート電極１０９Ａ及び１０９Ｂを構成する金属窒化膜として、ＴｉＮ膜１０５及び１０７を用いたが、これに代えて、ＴａＮ膜等の他の金属窒化膜を用いてもよい。また、Ｔｉ膜１０４に代えて、ＴｉＮ膜１０５に含まれるＴｉとは異なる金属、例えばＴａからなる金属膜を用いてもよい。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法を図面を参照しながら説明する。
【００６４】
図２（ａ）〜（ｈ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６５】
まず、図２（ａ）に示すように、半導体基板１０１に、例えばＳＴＩなどの素子分離１０２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、各ＦＥＴ領域の半導体基板１０１中に、しきい値電圧（Ｖｔ）調整のための不純物注入及び活性化処理を行い、その後、半導体基板１０１表面の酸化膜（図示省略）を除去する。続いて、半導体基板１０１上に、例えば厚さ１．５ｎｍ程度の熱酸化膜と、例えば厚さ２．０ｎｍ程度のＨｆＳｉＯ膜とを順次堆積した後、当該ＨｆＳｉＯ膜を窒化することにより、ＨｆＳｉＯＮ／ＳｉＯ2 構造の高誘電率ゲート絶縁膜１０３を形成する。
【００６６】
次に、図２（ｂ）に示すように、高誘電率ゲート絶縁膜１０３上に、例えばＰＶＤ法を用いて厚さ２０ｎｍ程度のＴｉＮ膜１０５を堆積する。
【００６７】
本実施形態では、高い仕事関数を得るためにＴｉＮ膜１０５の膜厚を比較的大きい数値範囲、例えば１０ｎｍ〜３０ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０５をＰＶＤ法により堆積する際の窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を比較的低い４０％程度に設定することにより、ＴｉＮ膜１０５の窒素濃度をできるだけ低くして高い仕事関数が得られるようにすることが好ましい。但し、窒素流量比を４０％以下の低流量比に設定した場合には、ＴｉＮ膜が堆積されずにＴｉ膜が堆積される場合があるので、注意が必要である。
【００６８】
次に、図２（ｂ）に示すように、ＴｉＮ膜１０５上に、ＮＦＥＴ領域に開口部を有するマスクパターン１０６を形成した後、図２（ｃ）に示すように、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５を例えばウェットエッチングによって除去し、続いて、マスクパターン１０６を除去する。これにより、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３が露出する。ここで、ウェットエッチング液としては、高誘電率ゲート絶縁膜１０３に対するＴｉＮ膜１０５のエッチング選択比が高く且つＴｉＮ膜１０５のエッチングレートが比較的小さいエッチング液（つまりエッチングの制御が容易なエッチング液）、例えば希釈ＳＰＭ液を使用してもよい。
【００６９】
次に、図２（ｄ）に示すように、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３（つまり高誘電率ゲート絶縁膜１０３の露出部分）の上を含む半導体基板１０１上の全面に、例えばＰＶＤ法を窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を８０％程度に設定して用いることによって、厚さ２ｎｍ程度のＴｉＮ膜１０７を堆積する。
【００７０】
本実施形態では、低い仕事関数を得るためにＴｉＮ膜１０７の膜厚を比較的小さい数値範囲、例えば１ｎｍ〜５ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０７をＰＶＤ法により堆積する際の窒素流量比を比較的大きい数値範囲、例えば８０％〜１００％程度の数値範囲から選択することにより、ＴｉＮ膜１０７の窒素濃度をできるだけ高くして低い仕事関数が得られるようにすることが好ましい。
【００７１】
次に、図２（ｅ）に示すように、ＴｉＮ膜１０７上に例えば厚さ１００ｎｍ程度のポリシリコン膜１０８を堆積した後、図２（ｆ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉＮ膜１０５、ＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ｂを形成する。このとき、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの外側に位置する部分の高誘電率ゲート絶縁膜１０３は除去される。
【００７２】
次に、図２（ｇ）に示すように、ゲート電極１０９Ａ及び１０９Ｂをマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にＬＤＤ領域１１１Ａを形成すると共に、ＮＦＥＴ領域にＬＤＤ領域１１１Ｂを形成する。その後、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１１０を形成する。
【００７３】
次に、図２（ｈ）に示すように、ゲート電極１０９Ａ及び１０９Ｂ並びに絶縁性サイドウォールスペーサ１１０をマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にソース・ドレイン領域１１２Ａを形成すると共に、ＮＦＥＴ領域にソース・ドレイン領域１１２Ｂを形成する。その後、ソース・ドレイン領域１１２Ａ及び１１２Ｂ中の不純物を活性化させるための熱処理を行った後、ゲート電極１０９Ａ及び１０９Ｂ並びにソース・ドレイン領域１１２Ａ及び１１２Ｂのそれぞれの上部に、例えばＮｉを含むシリサイド層（図示省略）を形成して、トランジスタ構造を完成させる。
【００７４】
本実施形態における最終的なゲート電極構造においては、ＰＦＥＴ領域のゲート電極１０９Ａを構成する２層構造のＴｉＮ膜（ＴｉＮ膜１０５及び１０７）のトータル膜厚は２２ｎｍ程度と厚く、当該２層構造のＴｉＮ膜の窒素濃度は全体として低いが、これらはいずれもＰＦＥＴの仕事関数を増大させるように作用する。具体的には、本実施形態ではＰＦＥＴの仕事関数を４．９ｅＶ程度以上に設定することが可能である。
【００７５】
一方、ＮＦＥＴ領域のゲート電極１０９Ｂに含まれるＴｉＮ膜１０７は、比較的高い窒素濃度と２ｎｍ程度の薄い膜厚とを持つように形成されているが、これらはいずれもＮＦＥＴの仕事関数を低減させるように作用する。具体的には、本実施形態ではＮＦＥＴの仕事関数を４．３ｅＶ程度以下に設定することが可能である。
【００７６】
図３は、ゲート電極中のＴｉＮ膜の膜厚と仕事関数との相関関係（図中の太線）を、本実施形態、第１従来例（比較例１）及び第２従来例（比較例２）のそれぞれによって得られる仕事関数値と合わせて示している。図３の相関関係に示すように、ＴｉＮ膜の膜厚を２２ｎｍ程度に設定することにより、４．８５ｅＶ程度の仕事関数が期待できると共に、ＴｉＮ膜の膜厚を２ｎｍ程度に設定することにより、４．４ｅＶ程度の仕事関数が期待できる。さらに、本実施形態で説明したようにＴｉＮ膜中の窒素濃度を調整することにより、ＰＦＥＴでは４．９ｅＶ程度の仕事関数が得られると共にＮＦＥＴでは４．３ｅＶ程度の仕事関数が得られる（図中の●）。すなわち、デバイスに対して要求される仕事関数はＰＦＥＴで約４．９ｅＶ程度、ＮＦＥＴで約４．３ｅＶ程度であるので、本実施形態により、いずれのＦＥＴについても、要求される仕事関数を得ることができる。
【００７７】
それに対して、図３の比較例１（図中の◆）に示すように、ＴｉＮ膜の膜厚をそれぞれ２．５ｎｍ及び２０ｎｍに設定しても、対応する仕事関数をそれぞれ４．４ｅＶ程度及び４．８５ｅＶ程度までしか変化させることができず、いずれも必要とされる仕事関数としては不十分である。また、図３の比較例２（図中の▲）に示すように、ＴｉＮ膜に対する窒素注入によって仕事関数を調整しようとしても、ＮＦＥＴの仕事関数を０．１ｅＶ程度低下させることしかできず、ＮＦＥＴ及びＰＦＥＴの両方について同時に所望の仕事関数を実現することはできない。
【００７８】
以上に説明したように、本実施形態によると、半導体基板１０１におけるＰＦＥＴ領域及びＮＦＥＴ領域のそれぞれの上に、膜厚が大きく且つ窒素濃度が低いＴｉＮ膜１０５を形成した後、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５を除去し、その後、ＮＦＥＴ領域の上に、膜厚が小さく且つ窒素濃度が高いＴｉＮ膜１０７を形成する。このため、ＰＦＥＴ領域では、膜厚が大きく且つ窒素濃度が低いメタル電極を有するゲート電極１０９Ａ、つまり仕事関数が高いゲート電極１０９Ａを形成することができると共に、ＮＦＥＴ領域では、膜厚が小さく且つ窒素濃度が高いメタル電極を有するゲート電極１０９Ｂ、つまり仕事関数が低いゲート電極１０９Ｂを形成することができる。
【００７９】
従って、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することができる。
【００８０】
尚、本実施形態において、Ｎ型及びＰ型の逆極性の複数のＦＥＴにそれぞれ適合するように仕事関数の調整を行ったが、これに代えて、同極性の複数のＦＥＴ（例えばメモリ用ＦＥＴとロジック用ＦＥＴ）にそれぞれ適合するように、ＴｉＮ膜等の金属窒化膜の膜厚や窒素濃度を微調整することにより仕事関数の調整を行ってもよい。
【００８１】
また、本実施形態において、ＮＦＥＴ領域とＰＦＥＴ領域とで同じ構成の高誘電率ゲート絶縁膜１０３を形成したが、これに代えて、各ＦＥＴ領域で異なる種類のゲート絶縁膜を形成してもよい。この場合、例えば高誘電率ゲート絶縁膜１０３を構成するＨｆＳｉＯＮ層中のＨｆ濃度を調整することにより、さらなる仕事関数の調整を行うことができる。また、高誘電率ゲート絶縁膜１０３を構成する高誘電率層として、ＨｆＳｉＯＮに代えて、窒化していないＨｆＳｉＯ層やＨｆＯ2 層を使用してもよい。また、高誘電率ゲート絶縁膜１０３上に、仕事関数を変化させることができる材料からなる層、例えばＬａＯ層、ＡｌＯ層、Ｌａ層、Ａｌ層などを極薄（１ｎｍ程度）で堆積することにより、さらなる仕事関数の調整を行ってもよい。
【００８２】
また、本実施形態において、ＰＶＤ法によりＴｉＮ膜１０５及び１０７を成膜したが、これに代えて、ＡＬＤ法やＣＶＤ法によりＴｉＮ膜１０５及び１０７を成膜してもよい。
【００８３】
また、本実施形態において、各ＦＥＴ領域のゲート電極１０９Ａ及び１０９Ｂを構成する金属窒化膜として、ＴｉＮ膜１０５及び１０７を用いたが、これに代えて、ＴａＮ膜等の他の金属窒化膜を用いてもよい。
【産業上の利用可能性】
【００８４】
本発明は、半導体装置及びその製造方法に関し、特に、メタルゲート電極を有するトランジスタ素子の特性改善に有用である。
【符号の説明】
【００８５】
１０１ 半導体基板
１０２ 素子分離
１０３ 高誘電率ゲート絶縁膜
１０４ Ｔｉ膜
１０５ ＴｉＮ膜
１０６ マスクパターン
１０７ ＴｉＮ膜
１０８ ポリシリコン膜
１０９Ａ、１０９Ｂ ゲート電極
１１０ 絶縁性サイドウォールスペーサ
１１１Ａ、１１１Ｂ ＬＤＤ領域
１１２Ａ、１１２Ｂ ソース・ドレイン領域
１１３ ＴｉＮ膜
【技術分野】
【０００１】
本発明は、メタルゲート電極を有するトランジスタを備えた半導体装置及びその製造方法に関し、特に、メタルゲート電極を有するトランジスタ素子の特性改善に関する。
【背景技術】
【０００２】
デバイスの微細化や駆動力向上のために、従来のSiON/poly-Siゲート電極構造からHigh-k/metalゲート電極構造へのゲート構造変更の検討が進められている。High-k/metalゲート電極構造では、高誘電率絶縁膜により実効酸化膜厚（ＥＯＴ）の低減とゲートリーク電流の低減との両立が可能であり、また、ゲート電極として金属膜を使用することにより、poly-Si電極で発生していたゲート空乏化を防止することができる。High-k/metalゲート電極構造の課題は、ＮｃｈＦＥＴ（field effect transistor）（以下、ＮＦＥＴという）及びＰｃｈＦＥＴ（以下、ＰＦＥＴという）のそれぞれに適合した所望の仕事関数を実現することである。
【０００３】
図４（ａ）〜（ｇ）は、High-k/metalゲート電極構造を用いた第１従来例に係るトランジスタ形成プロセスの各工程を示す断面図である（特許文献１参照）。
【０００４】
第１従来例においては、まず、図４（ａ）に示すように、半導体基板１にトレンチ型素子分離２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、半導体基板１上に高誘電率絶縁体などからなるゲート絶縁膜３を形成し、その後、ゲート絶縁膜３上に厚さ２０ｎｍ程度のＴｉＮ膜５を堆積する。
【０００５】
次に、図４（ｂ）に示すように、ＴｉＮ膜５上にＰＦＥＴ領域を覆うマスクパターン６を形成した後、図４（ｃ）に示すように、ＮＦＥＴ領域のＴｉＮ膜５をエッチングにより除去し、その後、マスクパターン６を除去する。
【０００６】
次に、図４（ｄ）に示すように、半導体基板１上の全面に厚さ２．５ｎｍ程度のＴｉＮ膜７を堆積した後、図４（ｅ）に示すように、ＴｉＮ膜７上にシリコン膜８を堆積する。
【０００７】
次に、図４（ｆ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉＮ膜５、ＴｉＮ膜７及びシリコン膜８からなるゲート電極９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜７及びシリコン膜８からなるゲート電極９Ｂを形成する。
【０００８】
次に、図４（ｇ）に示すように、ゲート電極９Ａ及び９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１０を形成すると共に、半導体基板１におけるゲート電極９Ａ及び９Ｂのそれぞれの両側にソース・ドレイン領域１１Ａ及び１１Ｂを形成する。
【０００９】
以上のように、第１従来例においては、ＰＦＥＴ領域では厚膜のＴｉＮ膜５と薄膜のＴｉＮ膜７とをメタル電極として使用すると共にＮＦＥＴ領域では薄膜のＴｉＮ膜７をメタル電極として使用することにより、ＰＦＥＴ領域では高い仕事関数を得ていると共にＮＦＥＴ領域では低い仕事関数を得ている。
【００１０】
図５（ａ）〜（ｆ）は、High-k/metalゲート電極構造を用いた第２従来例に係るトランジスタ形成プロセスの各工程を示す断面図である（特許文献２参照）。
【００１１】
第２従来例においては、まず、図５（ａ）に示すように、半導体基板１にトレンチ型素子分離２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、半導体基板１上に高誘電率絶縁体からなるゲート絶縁膜３を形成し、その後、ゲート絶縁膜３上にＴｉＮ膜５を堆積する。
【００１２】
次に、図５（ｂ）に示すように、ＴｉＮ膜５上にＰＦＥＴ領域を覆うマスクパターン６を形成した後、ＮＦＥＴ領域のＴｉＮ膜５に対して、１×１０14ｃｍ-2程度のドーズ量で窒素イオンを注入し、その後、図５（ｃ）に示すように、マスクパターン６を除去する。この窒素注入により、ＮＦＥＴ領域のＴｉＮ膜５は高い窒素濃度を持つＴｉＮ膜５’に改質される。
【００１３】
次に、図５（ｄ）に示すように、半導体基板１上の全面にタングステン膜１３を形成した後、図５（ｅ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉＮ膜５及びタングステン膜１３からなるゲート電極９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜５’及びタングステン膜１３からなるゲート電極９Ｂを形成する。
【００１４】
次に、図５（ｆ）に示すように、ゲート電極９Ａ及び９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１０を形成すると共に、半導体基板１におけるゲート電極９Ａ及び９Ｂのそれぞれの両側にソース・ドレイン領域１１Ａ及び１１Ｂを形成する。
【００１５】
以上のように、第２従来例においては、ＮＦＥＴ領域のＴｉＮ膜５に窒素注入を実施することにより、ＮＦＥＴ領域のゲート電極（メタルゲート電極）９Ｂの仕事関数をＰＦＥＴ領域のゲート電極９Ａの仕事関数よりも低下させている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−１１００９１号公報
【特許文献２】特開２００１−２０３２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、前述の第１従来例及び第２従来例のいずれを用いたとしても、ＮＦＥＴ及びＰＦＥＴのそれぞれに適合した所望の仕事関数を実現することはできない。
【００１８】
具体的には、ＮＦＥＴに必要とされる仕事関数は４．３ｅＶ程度以下であり、ＰＦＥＴに必要とされる仕事関数は４．９ｅＶ程度以上であるのに対して、第１従来例においてＮＦＥＴのゲート電極に用いるＴｉＮ膜の膜厚を２．５ｎｍ程度とし、ＰＦＥＴのゲート電極に用いるＴｉＮ膜の膜厚を２０ｎｍ程度としても、ＮＦＥＴ及びＰＦＥＴの仕事関数をそれぞれ４．４ｅＶ程度及び４．８５ｅＶ程度にしか設定することができず、いずれも必要とされる仕事関数としては不十分である。
【００１９】
また、第２従来例においてＴｉＮ膜に対する窒素注入によって仕事関数を調整しようとしても、ＮＦＥＴの仕事関数を０．１ｅＶ程度低下させることしかできず、ＮＦＥＴ及びＰＦＥＴの両方について同時に所望の仕事関数を実現することはできない。
【００２０】
前記に鑑み、本発明は、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜の上に、金属膜及び第１の金属窒化膜を順次堆積する第２の工程と、前記金属膜及び前記第１の金属窒化膜のそれぞれにおける前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備えている。
【００２２】
本発明に係る第１の半導体装置の製造方法において、各トランジスタ形成領域で異なる種類のゲート絶縁膜を形成してもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法において、前記第１の金属窒化膜は、前記金属膜を構成する金属の窒化物から構成されていてもよい。或いは、前記金属膜を構成する金属は、前記第１の金属窒化膜に含まれる金属（例えばＴｉ）とは異なる金属（例えばＴａ）であってもよい。
【００２４】
本発明に係る第１の半導体装置の製造方法において、前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていてもよい。この場合、前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、前記第５の工程では、前記導電膜、前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより前記第１のゲート電極を形成し、前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成してもよい。また、この場合、前記第７の工程よりも後に、８００℃以上の温度で熱処理を行うことにより、前記金属膜を第３の金属窒化膜に変化させる第８の工程をさらに備えていてもよい。さらに、この場合、前記第３の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも低くてもよいし、前記ゲート絶縁膜は窒素を含有し、前記第８の工程で前記ゲート絶縁膜の窒素濃度が減少してもよい。尚、前記金属膜を第３の金属窒化膜に変化させる熱処理は、例えばソース・ドレイン領域形成のための不純物活性化熱処理であってもよい。また、第８の工程の後に、金属膜の下部がそのまま窒化されずに残っていてもよい。
【００２５】
前記の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜の上に第１の金属窒化膜を堆積する第２の工程と、前記第１の金属窒化膜における前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備え、前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっている。
【００２６】
本発明に係る第２の半導体装置の製造方法において、各トランジスタ形成領域で異なる種類のゲート絶縁膜を形成してもよい。
【００２７】
本発明に係る第２の半導体装置の製造方法において、前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていてもよい。この場合、前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、前記第５の工程では、前記導電膜、前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより前記第１のゲート電極を形成し、前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成してもよい。
【００２８】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮから構成されていてもよい。
【００２９】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高くてもよい。
【００３０】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄くてもよい。
【００３１】
本発明に係る第１又は第２の半導体装置の製造方法において、前記ゲート絶縁膜は高誘電率絶縁膜を含んでいてもよい。ここで、高誘電率絶縁膜とは、ＳｉＯ2 よりも高い誘電率を有する絶縁膜を意味する。
【００３２】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれをＰＶＤ（physical vapor deposition ）法により堆積してもよい。この場合、前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれを、総ガス流量に対する窒素ガス流量の比を変えて堆積してもよい。
【００３３】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１導電型のトランジスタはＰｃｈトランジスタであり、前記第２導電型のトランジスタはＮｃｈトランジスタであってもよいし、又は前記第１導電型のトランジスタ及び前記第２導電型のトランジスタのそれぞれは同一の導電型のトランジスタであってもよい。
【００３４】
本発明に係る半導体装置は、半導体基板における第１の領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備え、前記第１のゲート電極は、第１の金属窒化膜と、前記第１の金属窒化膜の上に形成され且つ前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜とを少なくとも有し、前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっている。
【００３５】
本発明に係る半導体装置において、前記第１のゲート電極は、前記第２の金属窒化膜の上に形成された導電膜をさらに有していてもよい。
【００３６】
本発明に係る半導体装置において、前記第１のゲート電極は、前記第１の金属窒化膜の下に形成され且つ前記第１の金属窒化膜よりも窒素濃度が低い第３の金属窒化膜をさらに有していてもよい。この場合、前記第１のゲート電極は、前記第３の金属窒化膜の下に形成された金属膜をさらに有していてもよい。
【００３７】
本発明に係る半導体装置において、前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮから構成されていてもよい。
【００３８】
本発明に係る半導体装置において、前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高くてもよい。
【００３９】
本発明に係る半導体装置において、前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄くてもよい。
【００４０】
本発明に係る半導体装置において、前記半導体基板における第２の領域の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極とをさらに備え、前記第２のゲート電極は、前記第２の金属窒化膜を少なくとも有していてもよい。この場合、前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜と同じ絶縁膜であってもよい。
【発明の効果】
【００４１】
本発明によると、第１導電型のトランジスタが形成される第１の領域及び第２導電型のトランジスタが形成される第２の領域のそれぞれの上に第１の金属窒化膜を形成した後、前記第２の領域に位置する部分の第１の金属窒化膜を除去し、その後、前記第２の領域の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する。このため、第１の領域では、膜厚が大きく且つ窒素濃度が低いメタル電極、つまり仕事関数が高いゲート電極を形成することができると共に、第２の領域では、膜厚が小さく且つ窒素濃度が高いメタル電極、つまり仕事関数が低いゲート電極を形成することができる。従って、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することができる。
【図面の簡単な説明】
【００４２】
【図１】図１（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｈ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は、ゲート電極中のＴｉＮ膜の膜厚と仕事関数との相関図である。
【図４】図４（ａ）〜（ｇ）は、第１従来例に係るトランジスタ形成プロセスの各工程を示す断面図である。
【図５】図５（ａ）〜（ｆ）は、第２従来例に係るトランジスタ形成プロセスの各工程を示す断面図である。
【発明を実施するための形態】
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法を図面を参照しながら説明する。
【００４４】
図１（ａ）〜（ｈ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４５】
まず、図１（ａ）に示すように、半導体基板１０１に、例えばＳＴＩ（shallow trench isolation）などの素子分離１０２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、各ＦＥＴ領域の半導体基板１０１中に、しきい値電圧（Ｖｔ）調整のための不純物注入及び活性化処理を行い、その後、半導体基板１０１表面の酸化膜（図示省略）を除去する。続いて、半導体基板１０１上に、例えば厚さ１．５ｎｍ程度の熱酸化膜と、例えば厚さ２．０ｎｍ程度のＨｆＳｉＯ膜とを順次堆積した後、当該ＨｆＳｉＯ膜を窒化することにより、ＨｆＳｉＯＮ／ＳｉＯ2 構造の高誘電率ゲート絶縁膜１０３を形成する。
【００４６】
次に、図１（ａ）に示すように、高誘電率ゲート絶縁膜１０３上に、例えばＰＶＤ法を用いて厚さ２ｎｍ程度のＴｉ膜１０４を堆積し、続いて、Ｔｉ膜１０４上に、例えばＰＶＤ法を用いて厚さ２０ｎｍ程度のＴｉＮ膜１０５を堆積する。
【００４７】
本実施形態では、Ｔｉ膜１０４の膜厚を例えば１ｎｍ〜３ｎｍ程度の数値範囲から選択する。また、高い仕事関数を得るためにＴｉＮ膜１０５の膜厚を比較的大きい数値範囲、例えば１０ｎｍ〜３０ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０５をＰＶＤ法により堆積する際の窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を比較的低い４０％程度に設定することにより、ＴｉＮ膜１０５の窒素濃度（具体的には組成比（モル比））をできるだけ低くして高い仕事関数が得られるようにすることが好ましい。但し、窒素流量比を４０％以下の低流量比に設定した場合には、ＴｉＮ膜が堆積されずにＴｉ膜が堆積される場合があるので、注意が必要である。
【００４８】
次に、図１（ｂ）に示すように、ＴｉＮ膜１０５上に、ＮＦＥＴ領域に開口部を有するマスクパターン１０６を形成した後、図１（ｃ）に示すように、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５及びＴｉ膜１０４を例えばウェットエッチングによって除去し、続いて、マスクパターン１０６を除去する。これにより、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３が露出する。ここで、ウェットエッチング液としては、高誘電率ゲート絶縁膜１０３に対するＴｉＮ膜１０５のエッチング選択比が高く且つＴｉＮ膜１０５のエッチングレートが比較的小さいエッチング液（つまりエッチングの制御が容易なエッチング液）、例えば希釈ＳＰＭ（sulfuric acid-hydrogen peroxide mixture ）液を使用してもよい。
【００４９】
次に、図１（ｄ）に示すように、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３（つまり高誘電率ゲート絶縁膜１０３の露出部分）の上を含む半導体基板１０１上の全面に、例えばＰＶＤ法を窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を８０％程度に設定して用いることによって、厚さ２ｎｍ程度のＴｉＮ膜１０７を堆積する。
【００５０】
本実施形態では、低い仕事関数を得るためにＴｉＮ膜１０７の膜厚を比較的小さい数値範囲、例えば１ｎｍ〜５ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０７をＰＶＤ法により堆積する際の窒素流量比を比較的大きい数値範囲、例えば８０％〜１００％程度の数値範囲から選択することにより、ＴｉＮ膜１０７の窒素濃度をできるだけ高くして低い仕事関数が得られるようにすることが好ましい。
【００５１】
次に、図１（ｅ）に示すように、ＴｉＮ膜１０７上に例えば厚さ１００ｎｍ程度のポリシリコン膜１０８を堆積した後、図１（ｆ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉ膜１０４、ＴｉＮ膜１０５、ＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ｂを形成する。このとき、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの外側に位置する部分の高誘電率ゲート絶縁膜１０３は除去される。
【００５２】
次に、図１（ｇ）に示すように、ゲート電極１０９Ａ及び１０９Ｂをマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にＬＤＤ（lightly doped drain ）領域１１１Ａを形成すると共に、ＮＦＥＴ領域にＬＤＤ領域１１１Ｂを形成する。その後、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１１０を形成する。
【００５３】
次に、図１（ｈ）に示すように、ゲート電極１０９Ａ及び１０９Ｂ並びに絶縁性サイドウォールスペーサ１１０をマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にソース・ドレイン領域１１２Ａを形成すると共に、ＮＦＥＴ領域にソース・ドレイン領域１１２Ｂを形成する。その後、ソース・ドレイン領域１１２Ａ及び１１２Ｂ中の不純物を活性化させるための熱処理を行った後、ゲート電極１０９Ａ及び１０９Ｂ並びにソース・ドレイン領域１１２Ａ及び１１２Ｂのそれぞれの上部に、例えばＮｉを含むシリサイド層（図示省略）を形成して、トランジスタ構造を完成させる。
【００５４】
本実施形態では、ＰＦＥＴ領域のゲート電極１０９Ａに含まれる極薄のＴｉ膜１０４は、Ｔｉ膜１０４の形成後のプロセス処理中に、例えば８００℃程度以上の温度で実施される前述の不純物活性化熱処理時に、Ｔｉ膜１０４上のＴｉＮ膜１０５中から窒素を奪い取ってＴｉＮ膜１１３に改質される（図１（ｈ）参照）。ここで、Ｔｉ膜１０４の下部がそのまま窒化されずに残っていてもよい。また、Ｔｉ膜１０４が非常に薄い場合には、Ｔｉ膜１０４形成に続くＴｉＮ膜１０５形成時にＴｉ膜１０４がＴｉＮ膜１１３に改質される場合もある。また、ＴｉＮ膜１１３の窒素濃度は、ＴｉＮ膜１１３上のＴｉＮ膜１０５の窒素濃度よりも低い。また、Ｔｉ膜１０４がＴｉＮ膜１１３に改質される際に、Ｔｉ膜１０４が、その下側の高誘電率ゲート絶縁膜１０３（具体的にはＨｆＳｉＯＮ膜）中からも窒素を奪い取り、ＨｆＳｉＯＮ膜の窒素濃度が低下してもよい。
【００５５】
すなわち、Ｔｉ膜１０４がＴｉＮ膜１１３に改質されることにより、ＰＦＥＴ領域のゲート電極１０９Ａを構成する３層構造のＴｉＮ膜（ＴｉＮ膜１１３、１０５及び１０７）のトータル膜厚は増加し、当該３層構造のＴｉＮ膜全体の窒素濃度が低下するか又は高誘電率ゲート絶縁膜１０３と接するように低窒素濃度のＴｉＮ膜１１３が形成され、高誘電率ゲート絶縁膜１０３となるＨｆＳｉＯＮ膜の窒素濃度は低下するが、これらはいずれもＰＦＥＴの仕事関数を増大させるように作用する。具体的には、本実施形態ではＰＦＥＴの仕事関数を４．９ｅＶ程度以上に設定することが可能である。
【００５６】
一方、ＮＦＥＴ領域のゲート電極１０９Ｂに含まれるＴｉＮ膜１０７は、比較的高い窒素濃度と２ｎｍ程度の薄い膜厚とを持つように形成されているが、これらはいずれもＮＦＥＴの仕事関数を低減させるように作用する。具体的には、本実施形態ではＮＦＥＴの仕事関数を４．３ｅＶ程度以下に設定することが可能である。
【００５７】
以上に説明したように、本実施形態によると、半導体基板１０１におけるＰＦＥＴ領域及びＮＦＥＴ領域のそれぞれの上に、膜厚が大きく且つ窒素濃度が低いＴｉＮ膜１０５を形成した後、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５を除去し、その後、ＮＦＥＴ領域の上に、膜厚が小さく且つ窒素濃度が高いＴｉＮ膜１０７を形成する。このため、ＰＦＥＴ領域では、膜厚が大きく且つ窒素濃度が低いメタル電極を有するゲート電極１０９Ａ、つまり仕事関数が高いゲート電極１０９Ａを形成することができると共に、ＮＦＥＴ領域では、膜厚が小さく且つ窒素濃度が高いメタル電極を有するゲート電極１０９Ｂ、つまり仕事関数が低いゲート電極１０９Ｂを形成することができる。
【００５８】
従って、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することができる。
【００５９】
尚、本実施形態において、Ｎ型及びＰ型の逆極性の複数のＦＥＴにそれぞれ適合するように仕事関数の調整を行ったが、これに代えて、同極性の複数のＦＥＴ（例えばメモリ用ＦＥＴとロジック用ＦＥＴ）にそれぞれ適合するように、ＴｉＮ膜等の金属窒化膜の膜厚や窒素濃度を微調整することにより仕事関数の調整を行ってもよい。
【００６０】
また、本実施形態において、ＮＦＥＴ領域とＰＦＥＴ領域とで同じ構成の高誘電率ゲート絶縁膜１０３を形成したが、これに代えて、各ＦＥＴ領域で異なる種類のゲート絶縁膜を形成してもよい。この場合、例えば高誘電率ゲート絶縁膜１０３を構成するＨｆＳｉＯＮ層中のＨｆ濃度を調整することにより、さらなる仕事関数の調整を行うことができる。また、高誘電率ゲート絶縁膜１０３を構成する高誘電率層として、ＨｆＳｉＯＮに代えて、窒化していないＨｆＳｉＯ層やＨｆＯ2 層を使用してもよい。また、高誘電率ゲート絶縁膜１０３上に、仕事関数を変化させることができる材料からなる層、例えばＬａＯ層、ＡｌＯ層、Ｌａ層、Ａｌ層などを極薄（１ｎｍ程度）で堆積することにより、さらなる仕事関数の調整を行ってもよい。
【００６１】
また、本実施形態において、ＰＶＤ法によりＴｉＮ膜１０５及び１０７を成膜したが、これに代えて、ＡＬＤ（atomic layer deposition ）法やＣＶＤ（chemical vapor deposition ）法によりＴｉＮ膜１０５及び１０７を成膜してもよい。
【００６２】
また、本実施形態において、各ＦＥＴ領域のゲート電極１０９Ａ及び１０９Ｂを構成する金属窒化膜として、ＴｉＮ膜１０５及び１０７を用いたが、これに代えて、ＴａＮ膜等の他の金属窒化膜を用いてもよい。また、Ｔｉ膜１０４に代えて、ＴｉＮ膜１０５に含まれるＴｉとは異なる金属、例えばＴａからなる金属膜を用いてもよい。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法を図面を参照しながら説明する。
【００６４】
図２（ａ）〜（ｈ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６５】
まず、図２（ａ）に示すように、半導体基板１０１に、例えばＳＴＩなどの素子分離１０２を形成してＮＦＥＴ領域とＰＦＥＴ領域とを区画した後、各ＦＥＴ領域の半導体基板１０１中に、しきい値電圧（Ｖｔ）調整のための不純物注入及び活性化処理を行い、その後、半導体基板１０１表面の酸化膜（図示省略）を除去する。続いて、半導体基板１０１上に、例えば厚さ１．５ｎｍ程度の熱酸化膜と、例えば厚さ２．０ｎｍ程度のＨｆＳｉＯ膜とを順次堆積した後、当該ＨｆＳｉＯ膜を窒化することにより、ＨｆＳｉＯＮ／ＳｉＯ2 構造の高誘電率ゲート絶縁膜１０３を形成する。
【００６６】
次に、図２（ｂ）に示すように、高誘電率ゲート絶縁膜１０３上に、例えばＰＶＤ法を用いて厚さ２０ｎｍ程度のＴｉＮ膜１０５を堆積する。
【００６７】
本実施形態では、高い仕事関数を得るためにＴｉＮ膜１０５の膜厚を比較的大きい数値範囲、例えば１０ｎｍ〜３０ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０５をＰＶＤ法により堆積する際の窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を比較的低い４０％程度に設定することにより、ＴｉＮ膜１０５の窒素濃度をできるだけ低くして高い仕事関数が得られるようにすることが好ましい。但し、窒素流量比を４０％以下の低流量比に設定した場合には、ＴｉＮ膜が堆積されずにＴｉ膜が堆積される場合があるので、注意が必要である。
【００６８】
次に、図２（ｂ）に示すように、ＴｉＮ膜１０５上に、ＮＦＥＴ領域に開口部を有するマスクパターン１０６を形成した後、図２（ｃ）に示すように、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５を例えばウェットエッチングによって除去し、続いて、マスクパターン１０６を除去する。これにより、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３が露出する。ここで、ウェットエッチング液としては、高誘電率ゲート絶縁膜１０３に対するＴｉＮ膜１０５のエッチング選択比が高く且つＴｉＮ膜１０５のエッチングレートが比較的小さいエッチング液（つまりエッチングの制御が容易なエッチング液）、例えば希釈ＳＰＭ液を使用してもよい。
【００６９】
次に、図２（ｄ）に示すように、ＮＦＥＴ領域に位置する部分の高誘電率ゲート絶縁膜１０３（つまり高誘電率ゲート絶縁膜１０３の露出部分）の上を含む半導体基板１０１上の全面に、例えばＰＶＤ法を窒素流量比（例えば（Ｎ2 流量）／（Ａｒ流量＋Ｎ2 流量））を８０％程度に設定して用いることによって、厚さ２ｎｍ程度のＴｉＮ膜１０７を堆積する。
【００７０】
本実施形態では、低い仕事関数を得るためにＴｉＮ膜１０７の膜厚を比較的小さい数値範囲、例えば１ｎｍ〜５ｎｍ程度の数値範囲から選択することが好ましい。また、ＴｉＮ膜１０７をＰＶＤ法により堆積する際の窒素流量比を比較的大きい数値範囲、例えば８０％〜１００％程度の数値範囲から選択することにより、ＴｉＮ膜１０７の窒素濃度をできるだけ高くして低い仕事関数が得られるようにすることが好ましい。
【００７１】
次に、図２（ｅ）に示すように、ＴｉＮ膜１０７上に例えば厚さ１００ｎｍ程度のポリシリコン膜１０８を堆積した後、図２（ｆ）に示すように、ゲートパターニングを行うことにより、ＰＦＥＴ領域にはＴｉＮ膜１０５、ＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ａを形成すると共に、ＮＦＥＴ領域にはＴｉＮ膜１０７及びポリシリコン膜１０８からなるゲート電極１０９Ｂを形成する。このとき、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの外側に位置する部分の高誘電率ゲート絶縁膜１０３は除去される。
【００７２】
次に、図２（ｇ）に示すように、ゲート電極１０９Ａ及び１０９Ｂをマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にＬＤＤ領域１１１Ａを形成すると共に、ＮＦＥＴ領域にＬＤＤ領域１１１Ｂを形成する。その後、ゲート電極１０９Ａ及び１０９Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ１１０を形成する。
【００７３】
次に、図２（ｈ）に示すように、ゲート電極１０９Ａ及び１０９Ｂ並びに絶縁性サイドウォールスペーサ１１０をマスクとして、半導体基板１０１に不純物注入を行うことにより、ＰＦＥＴ領域にソース・ドレイン領域１１２Ａを形成すると共に、ＮＦＥＴ領域にソース・ドレイン領域１１２Ｂを形成する。その後、ソース・ドレイン領域１１２Ａ及び１１２Ｂ中の不純物を活性化させるための熱処理を行った後、ゲート電極１０９Ａ及び１０９Ｂ並びにソース・ドレイン領域１１２Ａ及び１１２Ｂのそれぞれの上部に、例えばＮｉを含むシリサイド層（図示省略）を形成して、トランジスタ構造を完成させる。
【００７４】
本実施形態における最終的なゲート電極構造においては、ＰＦＥＴ領域のゲート電極１０９Ａを構成する２層構造のＴｉＮ膜（ＴｉＮ膜１０５及び１０７）のトータル膜厚は２２ｎｍ程度と厚く、当該２層構造のＴｉＮ膜の窒素濃度は全体として低いが、これらはいずれもＰＦＥＴの仕事関数を増大させるように作用する。具体的には、本実施形態ではＰＦＥＴの仕事関数を４．９ｅＶ程度以上に設定することが可能である。
【００７５】
一方、ＮＦＥＴ領域のゲート電極１０９Ｂに含まれるＴｉＮ膜１０７は、比較的高い窒素濃度と２ｎｍ程度の薄い膜厚とを持つように形成されているが、これらはいずれもＮＦＥＴの仕事関数を低減させるように作用する。具体的には、本実施形態ではＮＦＥＴの仕事関数を４．３ｅＶ程度以下に設定することが可能である。
【００７６】
図３は、ゲート電極中のＴｉＮ膜の膜厚と仕事関数との相関関係（図中の太線）を、本実施形態、第１従来例（比較例１）及び第２従来例（比較例２）のそれぞれによって得られる仕事関数値と合わせて示している。図３の相関関係に示すように、ＴｉＮ膜の膜厚を２２ｎｍ程度に設定することにより、４．８５ｅＶ程度の仕事関数が期待できると共に、ＴｉＮ膜の膜厚を２ｎｍ程度に設定することにより、４．４ｅＶ程度の仕事関数が期待できる。さらに、本実施形態で説明したようにＴｉＮ膜中の窒素濃度を調整することにより、ＰＦＥＴでは４．９ｅＶ程度の仕事関数が得られると共にＮＦＥＴでは４．３ｅＶ程度の仕事関数が得られる（図中の●）。すなわち、デバイスに対して要求される仕事関数はＰＦＥＴで約４．９ｅＶ程度、ＮＦＥＴで約４．３ｅＶ程度であるので、本実施形態により、いずれのＦＥＴについても、要求される仕事関数を得ることができる。
【００７７】
それに対して、図３の比較例１（図中の◆）に示すように、ＴｉＮ膜の膜厚をそれぞれ２．５ｎｍ及び２０ｎｍに設定しても、対応する仕事関数をそれぞれ４．４ｅＶ程度及び４．８５ｅＶ程度までしか変化させることができず、いずれも必要とされる仕事関数としては不十分である。また、図３の比較例２（図中の▲）に示すように、ＴｉＮ膜に対する窒素注入によって仕事関数を調整しようとしても、ＮＦＥＴの仕事関数を０．１ｅＶ程度低下させることしかできず、ＮＦＥＴ及びＰＦＥＴの両方について同時に所望の仕事関数を実現することはできない。
【００７８】
以上に説明したように、本実施形態によると、半導体基板１０１におけるＰＦＥＴ領域及びＮＦＥＴ領域のそれぞれの上に、膜厚が大きく且つ窒素濃度が低いＴｉＮ膜１０５を形成した後、ＮＦＥＴ領域に位置する部分のＴｉＮ膜１０５を除去し、その後、ＮＦＥＴ領域の上に、膜厚が小さく且つ窒素濃度が高いＴｉＮ膜１０７を形成する。このため、ＰＦＥＴ領域では、膜厚が大きく且つ窒素濃度が低いメタル電極を有するゲート電極１０９Ａ、つまり仕事関数が高いゲート電極１０９Ａを形成することができると共に、ＮＦＥＴ領域では、膜厚が小さく且つ窒素濃度が高いメタル電極を有するゲート電極１０９Ｂ、つまり仕事関数が低いゲート電極１０９Ｂを形成することができる。
【００７９】
従って、High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現することができる。
【００８０】
尚、本実施形態において、Ｎ型及びＰ型の逆極性の複数のＦＥＴにそれぞれ適合するように仕事関数の調整を行ったが、これに代えて、同極性の複数のＦＥＴ（例えばメモリ用ＦＥＴとロジック用ＦＥＴ）にそれぞれ適合するように、ＴｉＮ膜等の金属窒化膜の膜厚や窒素濃度を微調整することにより仕事関数の調整を行ってもよい。
【００８１】
また、本実施形態において、ＮＦＥＴ領域とＰＦＥＴ領域とで同じ構成の高誘電率ゲート絶縁膜１０３を形成したが、これに代えて、各ＦＥＴ領域で異なる種類のゲート絶縁膜を形成してもよい。この場合、例えば高誘電率ゲート絶縁膜１０３を構成するＨｆＳｉＯＮ層中のＨｆ濃度を調整することにより、さらなる仕事関数の調整を行うことができる。また、高誘電率ゲート絶縁膜１０３を構成する高誘電率層として、ＨｆＳｉＯＮに代えて、窒化していないＨｆＳｉＯ層やＨｆＯ2 層を使用してもよい。また、高誘電率ゲート絶縁膜１０３上に、仕事関数を変化させることができる材料からなる層、例えばＬａＯ層、ＡｌＯ層、Ｌａ層、Ａｌ層などを極薄（１ｎｍ程度）で堆積することにより、さらなる仕事関数の調整を行ってもよい。
【００８２】
また、本実施形態において、ＰＶＤ法によりＴｉＮ膜１０５及び１０７を成膜したが、これに代えて、ＡＬＤ法やＣＶＤ法によりＴｉＮ膜１０５及び１０７を成膜してもよい。
【００８３】
また、本実施形態において、各ＦＥＴ領域のゲート電極１０９Ａ及び１０９Ｂを構成する金属窒化膜として、ＴｉＮ膜１０５及び１０７を用いたが、これに代えて、ＴａＮ膜等の他の金属窒化膜を用いてもよい。
【産業上の利用可能性】
【００８４】
本発明は、半導体装置及びその製造方法に関し、特に、メタルゲート電極を有するトランジスタ素子の特性改善に有用である。
【符号の説明】
【００８５】
１０１ 半導体基板
１０２ 素子分離
１０３ 高誘電率ゲート絶縁膜
１０４ Ｔｉ膜
１０５ ＴｉＮ膜
１０６ マスクパターン
１０７ ＴｉＮ膜
１０８ ポリシリコン膜
１０９Ａ、１０９Ｂ ゲート電極
１１０ 絶縁性サイドウォールスペーサ
１１１Ａ、１１１Ｂ ＬＤＤ領域
１１２Ａ、１１２Ｂ ソース・ドレイン領域
１１３ ＴｉＮ膜
【特許請求の範囲】
【請求項１】
第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に、金属膜及び第１の金属窒化膜を順次堆積する第２の工程と、
前記金属膜及び前記第１の金属窒化膜のそれぞれにおける前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、
前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の金属窒化膜は、前記金属膜を構成する金属の窒化物からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、
前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、
前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、
前記第５の工程では、前記導電膜、前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより前記第１のゲート電極を形成し、
前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第７の工程よりも後に、８００℃以上の温度で熱処理を行うことにより、前記金属膜を第３の金属窒化膜に変化させる第８の工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第３の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は窒素を含有し、
前記第８の工程で前記ゲート絶縁膜の窒素濃度が減少することを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に第１の金属窒化膜を堆積する第２の工程と、
前記第１の金属窒化膜における前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、
前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備え、
前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、
前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、
前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、
前記第５の工程では、前記導電膜、前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより前記第１のゲート電極を形成し、
前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮからなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は高誘電率絶縁膜を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれをＰＶＤ法により堆積することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれを、総ガス流量に対する窒素ガス流量の比を変えて堆積することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１導電型のトランジスタはＰｃｈトランジスタであり、
前記第２導電型のトランジスタはＮｃｈトランジスタであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１導電型のトランジスタ及び前記第２導電型のトランジスタのそれぞれは同一の導電型のトランジスタであることを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板における第１の領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備え、
前記第１のゲート電極は、第１の金属窒化膜と、前記第１の金属窒化膜の上に形成され且つ前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜とを少なくとも有し、
前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第１のゲート電極は、前記第２の金属窒化膜の上に形成された導電膜をさらに有していることを特徴とする半導体装置。
【請求項２１】
請求項１９又は２０に記載の半導体装置において、
前記第１のゲート電極は、前記第１の金属窒化膜の下に形成され且つ前記第１の金属窒化膜よりも窒素濃度が低い第３の金属窒化膜をさらに有していることを特徴とする半導体装置。
【請求項２２】
請求項２１に記載の半導体装置において、
前記第１のゲート電極は、前記第３の金属窒化膜の下に形成された金属膜をさらに有していることを特徴とする半導体装置。
【請求項２３】
請求項１９〜２２のいずれか１項に記載の半導体装置において、
前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮからなることを特徴とする半導体装置。
【請求項２４】
請求項１９〜２３のいずれか１項に記載の半導体装置において、
前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高いことを特徴とする半導体装置。
【請求項２５】
請求項１９〜２４のいずれか１項に記載の半導体装置において、
前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項２６】
請求項１９〜２５のいずれか１項に記載の半導体装置において、
前記半導体基板における第２の領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とをさらに備え、
前記第２のゲート電極は、前記第２の金属窒化膜を少なくとも有していることを特徴とする半導体装置。
【請求項１】
第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に、金属膜及び第１の金属窒化膜を順次堆積する第２の工程と、
前記金属膜及び前記第１の金属窒化膜のそれぞれにおける前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、
前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の金属窒化膜は、前記金属膜を構成する金属の窒化物からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、
前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、
前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、
前記第５の工程では、前記導電膜、前記第２の金属窒化膜、前記第１の金属窒化膜及び前記金属膜をパターニングすることにより前記第１のゲート電極を形成し、
前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第７の工程よりも後に、８００℃以上の温度で熱処理を行うことにより、前記金属膜を第３の金属窒化膜に変化させる第８の工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第３の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は窒素を含有し、
前記第８の工程で前記ゲート絶縁膜の窒素濃度が減少することを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型のトランジスタが形成される第１の領域と第２導電型のトランジスタが形成される第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に第１の金属窒化膜を堆積する第２の工程と、
前記第１の金属窒化膜における前記第２の領域に位置する部分を除去することにより、前記ゲート絶縁膜における前記第２の領域に位置する部分を露出させる第３の工程と、
前記第３の工程よりも後に、前記ゲート絶縁膜における前記第２の領域に位置する部分の上に、前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜を形成する第４の工程とを備え、
前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第４の工程では、前記ゲート絶縁膜における前記第１の領域に位置する部分の上にも前記第２の金属窒化膜を形成し、
前記第４の工程よりも後に、前記第１の領域において少なくとも前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより第１のゲート電極を形成する第５の工程と、
前記第４の工程よりも後に、前記第２の領域において少なくとも前記第２の金属窒化膜をパターニングすることにより第２のゲート電極を形成する第６の工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第４の工程よりも後で前記第５の工程及び前記第６の工程のそれぞれよりも前に、前記第２の金属窒化膜の上に導電膜を形成する第７の工程をさらに備え、
前記第５の工程では、前記導電膜、前記第２の金属窒化膜及び前記第１の金属窒化膜をパターニングすることにより前記第１のゲート電極を形成し、
前記第６の工程では、前記導電膜及び前記第２の金属窒化膜をパターニングすることにより前記第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮからなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は高誘電率絶縁膜を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれをＰＶＤ法により堆積することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記第１の金属窒化膜及び前記第２の金属窒化膜のそれぞれを、総ガス流量に対する窒素ガス流量の比を変えて堆積することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１導電型のトランジスタはＰｃｈトランジスタであり、
前記第２導電型のトランジスタはＮｃｈトランジスタであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１導電型のトランジスタ及び前記第２導電型のトランジスタのそれぞれは同一の導電型のトランジスタであることを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板における第１の領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備え、
前記第１のゲート電極は、第１の金属窒化膜と、前記第１の金属窒化膜の上に形成され且つ前記第１の金属窒化膜と同じ金属窒化物からなる第２の金属窒化膜とを少なくとも有し、
前記第１の金属窒化膜の窒素濃度及び膜厚は前記第２の金属窒化膜の窒素濃度及び膜厚と異なっていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第１のゲート電極は、前記第２の金属窒化膜の上に形成された導電膜をさらに有していることを特徴とする半導体装置。
【請求項２１】
請求項１９又は２０に記載の半導体装置において、
前記第１のゲート電極は、前記第１の金属窒化膜の下に形成され且つ前記第１の金属窒化膜よりも窒素濃度が低い第３の金属窒化膜をさらに有していることを特徴とする半導体装置。
【請求項２２】
請求項２１に記載の半導体装置において、
前記第１のゲート電極は、前記第３の金属窒化膜の下に形成された金属膜をさらに有していることを特徴とする半導体装置。
【請求項２３】
請求項１９〜２２のいずれか１項に記載の半導体装置において、
前記第１の金属窒化膜及び前記第２の金属窒化膜はそれぞれＴｉＮからなることを特徴とする半導体装置。
【請求項２４】
請求項１９〜２３のいずれか１項に記載の半導体装置において、
前記第２の金属窒化膜の窒素濃度は前記第１の金属窒化膜の窒素濃度よりも高いことを特徴とする半導体装置。
【請求項２５】
請求項１９〜２４のいずれか１項に記載の半導体装置において、
前記第２の金属窒化膜の膜厚は前記第１の金属窒化膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項２６】
請求項１９〜２５のいずれか１項に記載の半導体装置において、
前記半導体基板における第２の領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とをさらに備え、
前記第２のゲート電極は、前記第２の金属窒化膜を少なくとも有していることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−３７１７（Ｐ２０１１−３７１７Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４５４６７（Ｐ２００９−１４５４６７）
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【出願人】（５０５２１８１２２）アイメック (16)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【出願人】（５０５２１８１２２）アイメック (16)
【Ｆターム（参考）】
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