半導体装置の製造方法
【課題】トランジスタのしきい値電圧制御のために使用する金属酸化膜の膜減り等に起因するしきい値電圧ばらつきを抑制し、所望のしきい値電圧を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上に、高融点金属酸化物を含む材料からなるゲート絶縁膜３が形成され、ゲート絶縁膜３上に金属酸化膜４が形成される。次いで、金属酸化膜４を構成する金属原子を、金属酸化膜４からゲート絶縁膜３の表面部へ拡散させる処理が実施される。当該金属原子の拡散工程後、上記金属酸化膜４がゲート絶縁膜３に対して選択的に除去される。そして、金属原子が拡散されたゲート絶縁膜３上に導電膜７、８が形成され、当該導電膜７、８を加工することでゲート電極３０、３１が形成される。
【解決手段】シリコン基板１上に、高融点金属酸化物を含む材料からなるゲート絶縁膜３が形成され、ゲート絶縁膜３上に金属酸化膜４が形成される。次いで、金属酸化膜４を構成する金属原子を、金属酸化膜４からゲート絶縁膜３の表面部へ拡散させる処理が実施される。当該金属原子の拡散工程後、上記金属酸化膜４がゲート絶縁膜３に対して選択的に除去される。そして、金属原子が拡散されたゲート絶縁膜３上に導電膜７、８が形成され、当該導電膜７、８を加工することでゲート電極３０、３１が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置の製造方法に関し、特に微細ＭＯＳ（Metal Oxide Semiconductor）型トランジスタのゲート絶縁膜の一部を構成する金属酸化物層のパターニング技術に関する。
【背景技術】
【０００２】
ＳｏＣ（System on Chip）など半導体集積回路装置の高機能化、高速化、低消費電力化等による高性能化は、集積回路を構成する半導体素子パターンの微細化によって実現されてきた。しかしながら、近年、物性的限界により素子パターンの微細化による高性能化が困難な状況になっている。例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいて、シリコンからなるゲート電極と、シリコン酸化膜を主体としたゲート絶縁膜とを用いた従来の構造では、素子動作の高速化の障害となるゲート寄生抵抗の増大や、ゲート絶縁膜界面近傍のシリコンゲート電極の空乏化に起因する見かけ上のゲート絶縁膜容量の低下が問題になる。これらの問題を解決する技術の一つとして、メタルゲート技術が挙げられる。従来のシリコンゲート電極をメタル材料のゲート電極で置き換えることにより、前記の問題が解決される。
【０００３】
一方、ゲート絶縁膜においては、従来のスケーリングに従ってトランジスタ素子能力向上のため単純に物理的な膜厚を減少させると、リーク電流が増加し半導体集積回路装置全体としての消費電力が増加してしまう。近年、素子能力向上と消費電力低減を両立させるために、シリコン酸化膜系のゲート絶縁膜に比較して電気的な膜厚が小さく、かつ物理的膜厚を従来よりも大きくできる、比誘電率の高い材料（いわゆるＨｉｇｈ−ｋ膜材料）がゲート絶縁膜材料よして用いられている。そして、３２ｎｍノード世代以降の製品においては、前記メタルゲート技術とＨｉｇｈ−ｋ膜材料の組み合わせによりデバイスの高性能化実現に向けた開発が進められている。
【０００４】
このような構成において、ＭＯＳ型トランジスタのしきい値電圧は主としてメタル材料の仕事関数で決まる。そのため、ＣＭＯＳデバイスにおいて回路動作に適切な特性、閾値電圧を得る場合には、例えば、ｎチャネルトランジスタとｐチャネルトランジスタとのそれぞれで異なるメタル材料を用いる手法が使用されている。例えば、ｎチャネルのゲート電極材料として炭化タンタル（ＴａＣ）膜が使用され、ｐチャネルのゲート電極材料として窒化モリブデンアルミニウム（ＭｏＡｌＮ）膜が使用される。製造コスト低減の観点では、エッチング特性の異なるＴａ系とＭｏ系メタル材料を同一ケミストリ（エッチングガス）で同時に加工することが好ましい。しかしながら、このような加工では両ゲート電極の寸法および断面形状制御が困難となるため、同一ケミストリを用いて同時に加工することは極めて困難である。そのため、各ゲート電極を別々に加工する必要がある。
【０００５】
同時加工時の寸法および断面形状制御を容易にする観点では、ｎチャネルトランジスタとｐチャネルトランジスタのゲートメタル材料を共通にすることが考えられる。この場合、ｎチャンネル、ｐチャンネル各トランジスタのしきい値電圧Ｖｔｈを制御する手法として、Ｈｉｇｈ−ｋ膜材料からなる絶縁膜とメタルゲート電極との間に金属酸化物膜を挿入し、それらの金属原子をＨｉｇｈ−ｋ膜中に拡散させることでいわゆる有効仕事関数を調整する技術が知られている（例えば、特許文献１等参照。）。このような金属酸化膜として、例えば、酸化アルミニウム膜（以下、ＡｌＯ膜という。）、酸化ランタン膜（以下、ＬａＯ膜という。）や酸化マグネシウム膜（以下、ＭｇＯ膜という。）が使用される。
【０００６】
ｎチャネルトランジスタとｐチャネルトランジスタの能力を同程度に向上させるためには特にｐチャネルトランジスタのしきい値電圧を小さく設定すればよい。特許文献１ではｐチャネルトランジスタのしきい値電圧の低減のため、ｐチャネルトランジスタのＨｉｇｈ−ｋ膜材料からなる絶縁膜上にＡｌＯ膜を形成することでしきい値電圧の低減を実現している。
【０００７】
図６は従来のＣＭＯＳ型半導体装置におけるメタルゲートスタック構造（ゲート電極構造）形成プロセスの概略を示す工程断面図である。図６（ａ）〜図６（ｆ）では、各図において、左方にｐチャネルトランジスタ、右方にｎチャネルトランジスタを示している。
【０００８】
まず、図６（ａ）に示す工程で、公知のＳＴＩ（Shallow Trench Isolation）法によりシリコン基板１０１上に素子分離領域１２０が形成される。シリコン基板１０１の最表面には、非常に薄い界面層絶縁膜１０２が堆積され、当該界面層絶縁膜１０２上にＨｉｇｈ−ｋゲート絶縁膜１０３が堆積される。なお、図６（ａ）に示すように、ｐチャネルトランジスタが形成されるシリコン基板１０１の領域にはｎウェル１２１が形成され、ｎチャネルトランジスタが形成されるシリコン基板１０１の領域にはｐウェル１２２が形成される。
【０００９】
次に、図６（ｂ）に示すように、Ｈｉｇｈ−ｋゲート絶縁膜１０３上に、金属酸化膜１０４として例えばＡｌＯ膜が堆積された後、当該金属酸化膜１０４上にｐチャネルトランジスタ形成領域を被覆するフォトレジストパターン１０５が形成される。そして、図６（ｃ）に示すように、フォトレジストパターン１０５をマスクとして金属酸化膜１０４がエッチング除去され、当該エッチング完了後に、図６（ｄ）に示すようにフォトレジストマスク１０５が除去される。
【００１０】
その後、図６（ｅ）に示すように、フォトレジストマスク１０５が除去されたシリコン基板１０１上に、メタル膜１０７およびシリコン膜１０８が下層から順に堆積される。そして、シリコン膜１０８上に、ｐチャネルトランジスタのゲート電極形成領域と、ｎチャネルトランジスタのゲート電極形成領域とを被覆するフォトレジストパターン１０９が形成される。当該フォトレジストパターン１０９をマスクとしてシリコン膜１０８、メタル膜１０７および金属酸化膜１０４をドライエッチングすることにより、図６（ｆ）に示すように、金属酸化膜１０４、メタル膜１０７、シリコン膜１０８の積層構造からなるｐチャネルトランジスタのゲート電極１３１と、メタル膜１０７、シリコン膜１０８の積層構造からなるｎチャネルトランジスタのゲート電極１３０が形成される。その後、フォトレジストパターン１０９のアッシング除去および薬液を用いた洗浄が行われメタルゲートスタック構造が完成する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−３２９２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図６に示す従来の製造プロセスでは、図６（ｄ）に示したフォトレジストパターン１０５を除去する工程において、金属酸化膜１０４もエッチングされるという問題がある。すなわち、図６（ｄ）に示すように、金属酸化膜１０４に膜減り１０６が発生する。一般に、しきい値電圧の制御に使用される金属酸化膜１０４の必要量（膜厚）は１ｎｍ程度であり、この膜厚に占める膜減り１０６の大きさが大きい場合、金属酸化膜１０４を含む方のゲート電極１３１における有効仕事関数のばらつき、ひいてはＭＯＳ型トランジスタのしきい値電圧のばらつきが引き起こされることになる。この膜減り１０６の大きさを極めて高精度に制御することができなければ、現実の半導体装置の量産工程に適用することは困難であると考えられる。
【００１３】
ここで一例として、金属酸化膜１０４としてＬａＯ膜を用いた場合に発生する不具合について図７、図８を用いて説明する。図７は、本発明者らが実験的に得た、ＬａＯ膜が図６に示した加工工程で使用される薬液や純水（Deionized Water）等に晒された際の膜減り１０６の大きさと時間との関係を示す図である。なお、図７において横軸は薬液等に晒されている時間に対応し、縦軸が膜減り量に対応する。ここで使用している薬液等は、例えば、図６（ｄ）に示すフォトレジストパターン１０５のプラズマアッシング後の薬液洗浄を想定して、純水（室温）、アンモニア水（ＮＨ4ＯＨ：Ｈ2Ｏ＝１：５０ 室温）、アンモニア過酸化水素水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０ at ６５℃）を示している。また、図８は、メタル膜１０７として、膜厚１５ｎｍ程度の窒化チタン膜（ＴｉＮ膜）を使用した際の、ＬａＯ膜厚と有効仕事関数（ｅＷＦ）の関係を示す図である。図８において、横軸がＬａＯ膜厚に対応し、縦軸が有効仕事関数に対応する。
【００１４】
図７に示すように、洗浄液として使用される純水（純水リンス）においても、処理時間６０秒と非常に短い時間でＬａＯ膜は０．６ｎｍ程度の膜減りを示す。また、図８によれば、例えば、有効仕事関数の変動を実際のトランジスタにおけるしきい値電圧ばらつき許容範囲と比較できる５０ｍＶ以下に抑制するにはＬａＯ膜の膜減りは０．１ｎｍ以下でなければならない。図７に示す結果によれば、単に純水リンスを実施するだけで容易にそれ以上の膜減りが発生するため、現実の量産工程において採用することは困難であるという結果になっている。
【００１５】
以上のように、Ｈｉｇｈ−ｋゲート絶縁膜１０３上に形成するしきい値電圧調整用の金属酸化膜１０４の必要量は一般に１ｎｍ以下の極薄膜であるため、ゲート電極加工工程におけるしきい値電圧調整用の金属酸化膜１０４の残膜制御が困難である。したがって、金属酸化膜１０４の膜減りおよび残膜ばらつきに起因するしきい値電圧上昇やしきい値電圧ばらつきが発生するため実用化は容易ではない。
【００１６】
本発明は、上記従来の事情を鑑みて提案されたものであって、金属酸化膜の膜減りに起因すると考えられるしきい値電圧ばらつきを抑制し、所望のしきい値電圧を有するトランジスタを形成することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述の課題を解決するため本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板上に、高融点金属酸化物を含む材料からなるゲート絶縁膜が形成される。次いで、ゲート絶縁膜上に金属酸化膜が形成される。続いて、金属酸化膜を構成する金属原子を、金属酸化膜からゲート絶縁膜の表面部へ拡散させる処理が実施される。当該金属原子の拡散工程後に、上記金属酸化膜はゲート絶縁膜に対して選択的に除去される。そして、金属原子が拡散されたゲート絶縁膜上に導電膜が形成され、当該導電膜を加工することでゲート電極が形成される。ここで、金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含む構成を採用することができる。
【００１８】
この半導体装置の製造方法では、金属酸化膜が晒される加工工程における膜減りを無視できるほど十分厚く金属酸化膜を堆積し、熱処理によって形成された金属拡散領域のみでＭＯＳ型トランジスタのしきい値電圧を制御している。この構成によれば、加工工程における金属酸化膜の膜減りに起因する有効仕事関数のばらつきを抑制することができ、適切なしきい値電圧Ｖｔｈを有するトランジスタを提供することができる。
【００１９】
また、本発明に係る他の半導体装置の製造方法では、まず、半導体基板上の、ｎチャネルＭＯＳ型トランジスタを形成すべき第１領域およびｐチャネルＭＯＳ型トランジスタを形成すべき第２領域に、高融点金属酸化物を含む材料からなるゲート絶縁膜が形成される。次いで、ゲート絶縁膜上に第１の金属酸化膜が形成される。続いて、第１の金属酸化膜上に第１のマスク層が形成される。当該第１のマスク層をマスクとして、第１領域および第２領域のうちの一方の領域上に形成されている第１の金属酸化膜が除去され、ゲート絶縁膜が露出される。続いて、第１のマスク層が除去された後、第１の金属酸化膜を構成する金属原子を、第１の金属酸化膜からゲート絶縁膜の表面部へ拡散させる処理が実施される。第１の金属酸化膜を構成する金属原子の拡散工程後に、上記第１の金属酸化膜はゲート絶縁膜に対して選択的に除去される。そして、金属原子が拡散されたゲート絶縁膜上に導電膜が形成され、当該導電膜を加工することで、第１領域および第２領域のそれぞれにゲート電極が形成される。ここで、第１の金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含む構成を採用することができる。
【００２０】
この半導体装置の製造方法では、金属酸化膜が晒される加工工程における膜減りを無視できるほど十分厚く金属酸化膜を堆積し、熱処理によって形成された金属拡散領域のみでｐチャネルＭＯＳ型トランジスタのしきい値電圧またはｎチャネルＭＯＳ型トランジスタのしきい値電圧を制御している。この構成によれば、加工工程における、ｐチャネルＭＯＳ型トランジスタのしきい値電圧調整またはｎチャネルＭＯＳ型トランジスタのしきい値電圧調整に使用される金属酸化膜の膜減りに起因する有効仕事関数のばらつきを抑制することができ、適切なしきい値電圧Ｖｔｈを有するトランジスタを提供することができる。
【００２１】
また、半導体装置の製造方法では、第１の金属酸化膜を構成する金属原子の拡散工程後の第１の金属酸化膜を除去する工程と導電膜を形成する工程との間で、以下の工程がさらに実施されてもよい。すなわち、第１の金属酸化膜が除去されたゲート絶縁膜上に、第２の金属酸化膜が形成される。次いで、第２の金属酸化膜上に第２のマスク層が形成される。当該第２のマスク層をマスクとして、第１領域および第２領域のうちの他方の領域上に形成されている第２の金属酸化膜が除去され、ゲート絶縁膜が露出される。続いて、第２のマスク層が除去された後、第２の金属酸化膜を構成する金属原子を、第２の金属酸化膜からゲート絶縁膜の表面部へ拡散させる処理が実施される。第２の金属酸化膜を構成する金属原子の拡散工程後に、上記第２の金属酸化膜はゲート絶縁膜に対して選択的に除去される。そして、第１の金属酸化膜を構成する金属原子と第２の金属酸化膜を構成する金属原子とが拡散されたゲート絶縁膜上に、上記導電膜が形成される。この場合、第１の金属酸化膜を構成する金属原子はアルミニウムを含み、第２の金属酸化膜を構成する金属原子はランタンまたはマグネシウムを含む構成を採用することができる。
【００２２】
この半導体装置の製造方法では、金属酸化膜が晒される加工工程における膜減りを無視できるほど十分厚く金属酸化膜を堆積し、熱処理によって形成された金属拡散領域のみでｐチャネルＭＯＳ型トランジスタのしきい値電圧およびｎチャネルＭＯＳ型トランジスタのしきい値電圧を制御している。この構成によれば、加工工程における、ｐチャネルＭＯＳ型トランジスタのしきい値電圧調整およびｎチャネルＭＯＳ型トランジスタのしきい値電圧調整に使用される各金属酸化膜の膜減りに起因する有効仕事関数のばらつきを抑制することができ、適切なしきい値電圧Ｖｔｈを有するトランジスタを提供することができる。
【００２３】
なお、以上の半導体装置の製造方法において、ゲート絶縁膜は、ハフニウムを含むシリコン酸化膜、ハフニウム酸化膜のいずれか一つを含む構成を採用することができる。また、上記導電膜は、シリコン膜、高融点金属ナイトライド膜、高融点金属カーバイド膜、高融点金属のシリコン化合物膜、高融点金属のアルミニウム化合物膜のいずれ一つを含む構成を採用することができる。
【発明の効果】
【００２４】
本発明によれば、トランジスタのしきい値電圧制御のために使用する金属酸化膜につき、金属酸化膜形成後の加工工程において発生する膜減りや膜厚ばらつきに起因するトランジスタのしきい値電圧劣化やばらつきの発生を抑制することができる。その結果、適切なしきい値電圧を有するトランジスタを安定して製造することができ、半導体装置を高製造歩留りで安定して製造することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図３】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明のＡｌ拡散領域を有する高比誘電率ゲート絶縁膜における有効仕事関数と熱処理温度との関係の一例を示す図
【図５】本発明のＬａ拡散領域を有する高比誘電率ゲート絶縁膜における有効仕事関数と熱処理温度との関係の一例を示す図
【図６】従来の半導体装置の製造過程を示す工程断面図
【図７】薬液に対するＬａＯ膜の膜減り量を示す図
【図８】ＬａＯ膜厚と仕事関数の変動との関係を示す図
【発明を実施するための形態】
【００２６】
以下、本発明の各実施形態について図面を参照しながら詳細に説明する。なお、以下の実施形態では、ＣＭＯＳトランジスタを備える半導体集積回路装置（以下、半導体装置という。）の製造に適用した事例として本発明を具体化している。
【００２７】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の製造過程を示す工程断面図である。図１では、ｎチャネルＭＯＳ型トランジスタとｐチャネルＭＯＳ型トランジスタとが隣接して形成された領域の部分を示している。図１（ａ）〜図１（ｆ）では、各図において、左方にｐチャネルＭＯＳ型トランジスタ（以下、ｐチャネルトランジスタという。）、右方にｎチャネルＭＯＳ型トランジスタ（以下、ｎチャネルトランジスタという。）を示している。
【００２８】
本実施形態の半導体装置の製造方法では、まず、図１（ａ）に示すように、シリコン基板１に素子分離領域２０が形成される。特に限定されないが、本実施形態では、ＳＴＩ法により溝内部にシリコン酸化膜などの絶縁材料を埋め込んだ素子分離領域２０が形成されている。また、ｐチャネルトランジスタが形成されるシリコン基板１の領域にはｎウェル２１が形成され、ｎチャネルトランジスタが形成されるシリコン基板１の領域にはｐウェル２２が形成される。ｎウェル２１およびｐウェル２２は、例えば、公知の高エネルギーイオン注入により不純物をシリコン基板１に導入することで形成可能である。また、シリコン基板１の最表面には、非常に薄い界面層絶縁膜２が堆積され、当該界面層絶縁膜２上にゲート絶縁膜の主要部となる高比誘電率ゲート絶縁膜３（以下、Ｈｉｇｈ−ｋ絶縁膜３という。）が堆積される。本実施形態では、界面層絶縁膜２として、厚さ１ｎｍのシリコン酸化膜をＩＳＳＧ（In Situ Steam Generation）酸化法で形成している。また、Ｈｉｇｈ−ｋ絶縁膜３として、高融点金属酸化物系のハフニウムシリコンオキシナイトライド膜（以下、ＨｆＳｉＯＮ膜という。）を、厚さ３ｎｍで形成している。ＨｆＳｉＯＮ膜の組成比としては、Ｈｆ／（Ｈｆ＋Ｓｉ）＝６０％（原子数比）、ＨｆＳｉＯＮ膜全体に対する窒素濃度５ａｔ％（原子パーセント）を使用することができる。ＨｆＳｉＯＮ膜の堆積方法としては、ＡＬＤ（Atomic Layer Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法などを用いることができる。
【００２９】
次いで、図１（ｂ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３上に、第１の金属酸化膜４が堆積される。本実施形態では、第１の金属酸化膜４として、厚さ２ｎｍのＡｌＯ膜（Ａｌ2Ｏ3に近い原子組成比を有する）をＡＬＤ法、ＰＶＤ法などで形成している。当該第１の金属酸化膜４（以下、ＡｌＯ膜４という。）上には、ｐチャネルトランジスタ形成領域（ｎウェル２１上）を被覆するフォトレジストパターン５（第１のマスク層）が公知のリソグラフィ技術を用いて形成される。
【００３０】
続いて、図１（ｃ）に示すように、フォトレジストパターン５をマスクとした、ＡＰＭ（Ammonium hydroxide-hydrogen Peroxide Mixture）等のアルカリ性ウェットエッチング処理によりｎチャネルトランジスタ形成領域（ｐウェル２２上）のＡｌＯ膜４が、下地層であるＨｉｇｈ−ｋ絶縁膜３に対して選択的に除去される。当該エッチングには、例えば、ＡＰＭ（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０ 室温）を用いることができる。本実施形態は、このエッチングにおいてＨｉｇｈ−ｋ絶縁膜３がほとんどエッチングされないという特徴を有している。すなわち、このエッチングにおいて、Ｈｉｇｈ−ｋ絶縁膜３は実質的にエッチングされず、ＡｌＯ膜４のみがエッチング除去される。
【００３１】
当該エッチングが完了すると、フォトレジストパターン５が除去される。この工程ではフォトレジストパターン５は、以下の理由により、有機溶剤により除去されることが望ましい。ＡｌＯ膜４のエッチング（パターニング）は、Ｈｉｇｈ−ｋ絶縁膜３上のパターニング、すなわちゲート絶縁膜直上のプロセスである。そのため、フォトレジストパターン５の除去に、従来から広く用いられている酸素プラズマなどのようなプラズマアッシング処理を用いると、Ｈｉｇｈ−ｋ絶縁膜３の酸化に起因するゲート絶縁膜の増膜や、アッシング中のプラズマダメージ等に起因するゲート絶縁膜の信頼性寿命低下が懸念される。また、アッシング後に通常に適用されるＳＰＭ（Sulfuric acid-hydrogen Peroxide Mixture）／ＡＰＭ等による洗浄を実施すると、ＡｌＯ膜４がエッチングされるという問題もある。したがって、フォトレジストパターン５の除去は、アッシングレスとするのが望ましいのである。なお、有機溶剤としては具体的に例えばフォトレジスト液のシンナーを用いることができる。有機溶剤であればＡｌＯ膜４はほとんどエッチングされることがない。
【００３２】
以上のようにしてフォトレジストパターン５が除去された後、所定温度での熱処理が実施される。この熱処理は、ｎウェル２１上のＡｌＯ膜４中のＡｌ元素をＨｉｇｈ−ｋ絶縁膜３へ拡散させ、Ｈｉｇｈ−ｋ絶縁膜３の表面部に所定深さと所定のＡｌ原子濃度を有するＡｌ拡散領域６（第１の金属拡散領域）を形成する。このとき、熱処理条件は、例えば、Ｎ2雰囲気中で９００℃、３０秒程度にすることができる。当該熱処理条件では、ＡｌＯ膜４、Ｈｉｇｈ−ｋ絶縁膜３において、結晶化は発生せずアモルファス構造が維持される。また、本実施形態では、ＡｌＯ膜４の堆積時の膜厚は十分厚く設定されている（ここでは、２ｎｍ）。ここで、十分厚いとは、ＡｌＯ膜４は下層の一部がＨｉｇｈ−ｋ絶縁膜３と反応して消費され、残りの上層部は未反応のまま残留することを意味する。
【００３３】
次いで、図１（ｄ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３との未反応層として残存しているＡｌＯ膜４の部分がＡＰＭ等のアルカリ性ウェットエッチング処理により除去される。上述のように、当該ウェットエッチング処理では、下地層であるＨｉｇｈ−ｋ絶縁膜３に対しＡｌＯ膜４を選択的に除去することができる。すなわち、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＡｌ拡散領域６やＨｉｇｈ−ｋ絶縁膜３自体がエッチングされることはない。
【００３４】
続いて、図１（ｅ）に示すように、ＡｌＯ膜４が除去されたシリコン基板１上に、メタル膜７およびシリコン膜８がＨｉｇｈ−ｋ絶縁膜３を介して下層から順に堆積される。このとき、ＡｌＯ膜４除去後のシリコン基板１に対して前洗浄などは実行しないことが望ましい。これにより、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＡｌ拡散領域６やＨｉｇｈ−ｋ絶縁膜３自体に膜減りが発生することを防止できる。しかしながら、完成したトランジスタのしきい値電圧が予め定められた許容範囲に収まるような膜減りが生じる程度の前洗浄であれば実行してもよい。また、上記シリコン膜８上には、ｐチャネルトランジスタのゲート電極形成領域と、ｎチャネルトランジスタのゲート電極形成領域とを被覆するフォトレジストパターン９が公知のリソグラフィ技術を用いて形成される。なお、本実施形態では、メタル膜７として、ＰＶＤ法により膜さ１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を堆積している。また、シリコン膜８としてＣＶＤ法により、厚さ１００ｎｍ程度の、導電型決定不純物を実質的に含まない（伝導度に寄与しない程度にしか含まない）アモルファスシリコン膜を堆積している。
【００３５】
上記フォトレジストパターン９をマスクとした公知のドライエッチング技術により、シリコン膜８およびメタル膜７がドライエッチングされ、図１（ｆ）に示すように、メタル膜７およびシリコン膜８の積層構造からなるｐチャネルトランジスタのゲート電極３１と、ｎチャネルトランジスタのゲート電極３０が形成される。なお、ｐチャネルトランジスタのゲート電極３１直下のＨｉｇｈ−ｋ絶縁膜３の表面部には、Ａｌ拡散領域６が存在する。その後、フォトレジストパターン９のアッシング除去および薬液を用いた洗浄が行われメタルゲートスタック構造が完成する。例えば、シリコン膜８のドライエッチングは、ＳＦ6、ＣＨ2Ｆ2、Ｏ2混合ガス等のフッ素系とフルオロカーボン系の混合ガスを用いたプラズマエッチングにより実現でき、メタル膜７のドライエッチングは、Ｃｌ2ガス等の塩素系のガスを用いたプラズマエッチングにより実現できる。また、フォトレジストパターン９の除去は、Ｏ2、Ｎ2混合ガスによる酸素プラズマアッシングおよびＡＰＭ洗浄により実現できる。なお、図１（ｆ）ではゲート電極３０、３１の両側にＨｉｇｈ−ｋ絶縁膜３を主体とするゲート絶縁膜残っているが、当該ゲート絶縁膜は、以降の工程で除去される。
【００３６】
このように、本実施形態における、シリコン膜８／メタル膜７／金属酸化膜４／Ｈｉｇｈ−ｋ絶縁膜３を用いて形成するゲートスタック構造を備える半導体装置の製造方法では、ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極構造が、同一のシリコン／メタルゲートスタック構造となり、両ゲート電極の一括加工が可能になる。これにより、ｎチャネルトランジスタおよびｐチャネルトランジスタにおいて互いに異なるメタルゲート材料を用い、ｎチャネルトランジスタとｐチャネルトランジスタとでゲート電極を作り分ける場合よりもはるかに寸法および断面形状制御が容易となり、ゲート電極の加工ばらつきを抑制することができる。さらに、本実施形態は、ｐチャネルトランジスタ形成領域の金属酸化膜４として十分厚いＡｌＯ膜を形成し（図１（ｂ）参照）、ＡｌＯ膜４の一部をＨｉｇｈ−ｋ絶縁膜３と反応させる。この反応において、ＡｌＯ膜４を構成する金属原子Ａｌが拡散したＡｌ拡散領域６の深さと当該Ａｌ拡散領域６中のＡｌ濃度とを後述のように制御するとともに（図１（ｃ））、反応に消費されずに残ったＡｌＯ膜４の部分を除去することによってしきい値電圧を制御する（図１（ｄ））。Ａｌ拡散領域６の深さとそのＡｌ濃度は、ＡｌＯ膜４の厚さが所定厚以下になった場合、ＡｌＯ膜４の厚さに依存して変動するが、本実施形態ではフォトレジストパターン５の除去工程およびそれに続く洗浄工程のように、ＡｌＯ膜４の表面が露出しているときの処理によって多少膜厚が減少してもＡｌ拡散領域６の深さとＡｌ濃度が許容の所定範囲に収まる程度に、かつＨｉｇｈ−ｋ絶縁膜３との未反応部分が十分に残存する程度に厚く形成される。
【００３７】
従来は、図６に示したように、トランジスタのしきい値電圧を、金属酸化膜１０４の全体を残し、金属酸化膜１０４の堆積膜厚によって制御していたため、金属酸化膜１０４形成後の加工工程における金属酸化膜１０４の膜減り１０６に起因して仕事関数ばらつきが発生し、その結果、しきい値電圧ばらつきが発生していた。しかしながら、本実施形態では、上述のように金属酸化膜４を、金属酸化膜４が晒される加工工程における膜減りを無視できるほど十分厚く堆積し、熱処理によって形成されたエッチング液・洗浄薬液に耐性を有する金属拡散領域（上記実施形態ではＡｌ拡散領域６）のみでｐチャネルトランジスタのしきい値電圧を制御している。このため、従来発生していた加工工程における金属酸化膜１０４の膜減り１０６に起因する仕事関数ばらつきを抑制することができ、ひいてはしきい値電圧ばらつきを抑制することができる。したがって、適正なしきい値電圧Ｖｔｈを有する半導体装置を安定して製造することができる。
【００３８】
なお、本実施形態では、金属酸化膜４としてＡｌＯ膜を採用し、ｐチャネルトランジスタのゲート絶縁膜側に金属拡散領域（Ａｌ拡散領域６）を形成する手法を例示したが、金属酸化膜４としてＬａＯ膜やＭｇＯ膜等を用いた場合にも同様の効果を得ることができる。また、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方のゲート絶縁膜に上述の手法により金属拡散領域を設けてもよい。さらに、各トランジスタのしきい値電圧Ｖｔｈはｎチャネルトランジスタ、ｐチャネルトランジスタにおけるゲート電極直下のチャネル領域にイオン注入で不純物を導入し、不純物濃度を最適化する追加工程によって精密に所望の値に設定することもできる。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２および図３は、本実施形態に係る半導体装置の製造過程を示す工程断面図である。第１の実施形態と同様に、図２および図３では、ｎチャネルトランジスタとｐチャネルトランジスタとが隣接して形成された領域の部分を示している。図２（ａ）〜図２（ｆ）、図３（ａ）〜図３（ｃ）では、各図において、左方にｐチャネルトランジスタ、右方にｎチャネルトランジスタを示している。
【００４０】
本実施形態の半導体装置の製造方法では、まず、図２（ａ）に示すように、第１の実施形態と同様、シリコン基板１にＳＴＩ法により素子分離領域２０が形成された後、ｎウェル２１およびｐウェル２２が形成される。その後、シリコン基板１の最表面に界面層絶縁膜２が堆積され、当該界面層絶縁膜２上にゲート絶縁膜の主要部となるＨｉｇｈ−ｋ絶縁膜３が堆積される。本実施形態では第１の実施形態と同様に、界面層絶縁膜２として厚さ１ｎｍのシリコン酸化膜をＩＳＳＧ酸化法で形成している。また、Ｈｉｇｈ−ｋ絶縁膜３として、厚さ３ｎｍのＨｆＳｉＯＮ膜を形成している。このＨｆＳｉＯＮ膜は、第１の実施形態で説明したＨｆＳｉＯＮ膜と同じ成分構成を有する。堆積方法としては、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法などを用いることができる。
【００４１】
次いで、図２（ｂ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３上に、第１の金属酸化膜４が堆積される。本実施形態では、第１の実施形態と同様に、第１の金属酸化膜４として、厚さ２ｎｍのＡｌＯ膜（Ａｌ2Ｏ3に近い原子組成比を有する）をＡＬＤ法、ＰＶＤ法などで形成している。当該第１の金属酸化膜４（以下、ＡｌＯ膜４という。）上には、ｐチャネルトランジスタ形成領域（ｎウェル２１上）を被覆するフォトレジストパターン５（第１のマスク層）が公知のリソグラフィ技術を用いて形成される。
【００４２】
続いて、図２（ｃ）に示すように、ＡＰＭ等のアルカリ性ウェットエッチング処理、例えばＡＰＭ（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０ 室温）を用いて、ｎチャネルトランジスタ形成領域（ｐウェル２２上）のＡｌＯ膜４が、下地層であるＨｉｇｈ−ｋ絶縁膜３に対して選択的に除去される。当該エッチングが完了すると、フォトレジストパターン５が第１の実施形態と同じ材料からなる有機溶剤を使用して除去される。
【００４３】
このようにしてフォトレジストパターン５が除去された後、所定温度での熱処理が実施される。第１の実施形態で説明したように、この熱処理は、ｎウェル２１上のＡｌＯ膜４中のＡｌ元素をＨｉｇｈ−ｋ絶縁膜３中へ拡散させ、Ｈｉｇｈ−ｋ絶縁膜３の表面部に所定深さと所定のＡｌ原子濃度を有するＡｌ拡散領域６（第１の金属拡散領域）を形成する。このとき、熱処理条件は、例えばＮ2雰囲気中で９００℃、３０秒程度にすることができる。
【００４４】
次いで、図２（ｄ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３との未反応層として残存しているＡｌＯ膜４の部分がＡＰＭ等のアルカリ性ウェットエッチング処理により除去される。
【００４５】
さて、本実施形態では、ＡｌＯ膜４が除去されたシリコン基板１上に、図２（ｅ）に示すように、第２の金属酸化膜１４がＨｉｇｈ−ｋ絶縁膜３を介して堆積される。本実施形態では、第２の金属酸化膜１４として、厚さ２ｎｍのＬａＯ膜をＡＬＤ法、ＰＶＤ法などで形成している。当該第２の金属酸化膜１４（以下、ＬａＯ膜１４という。）上には、ｎチャネルトランジスタ形成領域（ｐウェル２２上）を被覆するフォトレジストパターン１５（第２のマスク層）が公知のリソグラフィ技術を用いて形成される。
【００４６】
続いて、図２（ｆ）に示すように、フォトレジストパターン１５をマスクとした、希塩酸（例えば０．１ｗｔ％ＨＣｌ水溶液）等の酸性ウェットエッチング処理によりｐチャネルトランジスタ形成領域（ｎウェル２１上）のＬａＯ膜１４が、下地層であるＨｉｇｈ−ｋ絶縁膜３に対して選択的に除去される。上述のＡｌＯ膜４のウェットエッチングと同様に、このエッチングにおいてＨｉｇｈ−ｋ絶縁膜３はほとんどエッチングされない。すなわち、このエッチングにおいて、Ｈｉｇｈ−ｋ絶縁膜３は実質的にエッチングされず、ＬａＯ膜１４のみがエッチング除去される。当該エッチングが完了すると、フォトレジストパターン１５が上述のフォトレジストパターン５の除去に使用した有機溶剤を使用して除去される。
【００４７】
フォトレジストパターン１５が除去された後、所定温度での熱処理が実施される。この熱処理は、ｐウェル２２上のＬａＯ膜１４中のＬａ元素をＨｉｇｈ−ｋ絶縁膜３へ拡散させ、Ｈｉｇｈ−ｋ絶縁膜３の表面部に所定深さと所定のＬａ原子濃度を有するＬａ拡散領域１６（第２の金属拡散領域）を形成する。このとき、熱処理条件は、例えば、Ｎ2雰囲気中で８００℃、１０分程度にすることができる。当該熱処理条件では、Ｈｉｇｈ−ｋ絶縁膜３において、結晶化は発生せずアモルファス構造が維持される。また、本実施形態では、ＬａＯ膜１４の堆積時の膜厚は十分厚く設定されている（ここでは、２ｎｍ）。ここで、十分厚いとは、ＬａＯ膜１４は下層の一部がＨｉｇｈ−ｋ絶縁膜３と反応して消費され、残りの上層部は未反応のまま残留することを意味する。
【００４８】
次いで、図３（ａ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３との未反応層として残存しているＬａＯ膜１４の部分が、希塩酸等の酸性ウェットエッチング処理により除去される。上述のように、当該ウェットエッチング処理では、下地層であるＨｉｇｈ−ｋ絶縁膜３に対しＬａＯ膜１４を選択的に除去することができる。すなわち、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＬａ拡散領域１６、Ａｌ拡散領域６、Ｈｉｇｈ−ｋ絶縁膜３自体がエッチングされることはない。
【００４９】
続いて、図３（ｂ）に示すように、ＬａＯ膜１４が除去されたシリコン基板１上に、メタル膜７およびシリコン膜８がＨｉｇｈ−ｋ絶縁膜３を介して下層から順に堆積される。このとき、ＬａＯ膜１４除去後のシリコン基板１に対して前洗浄などは実行しないことが望ましい。これにより、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＬａ拡散領域１６、Ａｌ拡散領域６、Ｈｉｇｈ−ｋ絶縁膜３自体に膜減りが発生することを防止できる。しかしながら、完成したトランジスタのしきい値電圧が予め定められた許容範囲に収まるような膜減りが生じる程度の前洗浄であれば実行してもよい。また、上記シリコン膜８上には、ｐチャネルトランジスタのゲート電極形成領域と、ｎチャネルトランジスタのゲート電極形成領域とを被覆するフォトレジストパターン９が公知のリソグラフィ技術を用いて形成される。第１の実施形態と同様に、本実施形態では、メタル膜７として、ＰＶＤ法により膜さ１０ｎｍ程度のＴｉＮ膜を堆積している。また、シリコン膜８として、ＣＶＤ法により厚さ１００ｎｍ程度の、導電型決定不純物を実質的に含まない（伝導度に寄与しない程度にしか含まない）アモルファスシリコン膜を堆積している。
【００５０】
上記フォトレジストパターン９をマスクとした公知のドライエッチング技術により、シリコン膜８およびメタル膜７がドライエッチングされ、図３（ｃ）に示すように、メタル膜７およびシリコン膜８の積層構造からなるｐチャネルトランジスタのゲート電極３１と、ｎチャネルトランジスタのゲート電極３０が形成される。その後、フォトレジストパターン９のアッシング除去および薬液を用いた洗浄が行われメタルゲートスタック構造が完成する。例えば、シリコン膜８のドライエッチングは、ＳＦ6、ＣＨ2Ｆ2、Ｏ2混合ガス等のフッ素系とフルオロカーボン系の混合ガスを用いたプラズマエッチングにより実現でき、メタル膜７のドライエッチングは、Ｃｌ2ガス等の塩素系のガスを用いたプラズマエッチングにより実現できる。なお、フォトレジストパターン９の除去は、Ｏ2、Ｎ2混合ガスによる酸素プラズマアッシングおよびＡＰＭ洗浄により実現できる。
【００５１】
以上のように、本実施形態の半導体装置の製造方法においても、第１の実施形態と同様に、ｐチャネルトランジスタおよびｎチャネルトランジスタのゲート電極の一括加工が可能になる。したがって、寸法および断面形状制御が容易となり、ゲート電極の加工ばらつきを抑制することができる。
【００５２】
また、本実施形態では、ｎチャネルトランジスタのゲート電極３０およびｐチャネルトランジスタのゲート電極３１について共に金属酸化膜を用いてＨｉｇｈ−ｋ絶縁膜３中に金属拡散領域を形成し、両トランジスタにおけるしきい値電圧を調整・設定する。ゲート電極材料、金属酸化膜材料、Ｈｉｇｈ−ｋ絶縁膜材料の選択に依存するが、本実施形態で説明した各具体的材料を用いるときは、ｐチャネルトランジスタおよびｎチャネルトランジスタのしきい値電圧を特に小さく設定することができる。したがって、本実施形態は、高速動作などが要求される高性能ＭＯＳ型トランジスタ、および当該トランジスタを採用した半導体集積回路の製造に有利である。一方、上記第１の実施形態による製造方法は、特に低いしきい値電圧、高い性能を要求されないトランジスタに好適であり、本実施形態より製造工程が簡単であるという利点がある。
【００５３】
上述のように、従来は、トランジスタのしきい値電圧を、金属酸化膜１０４の全体を残し、金属酸化膜１０４の堆積膜厚によって制御していたため、金属酸化膜１０４形成後の加工工程において金属酸化膜１０４に膜減り１０６が発生した際には、仕事関数ばらつきが発生し、結果としてしきい値電圧ばらつきが発生していた。このような、ばらつきは、本実施形態のように、第１の金属酸化膜４の形成後に第１の金属酸化膜４を加工し、さらに、第２の金属酸化膜１４の形成後に第２の金属酸化膜１４を加工する場合には、第１の金属酸化膜４が、エッチング液・洗浄薬液などに長時間晒されるため膜厚の変動が顕著であった。これに対し、本実施形態では、金属酸化膜４のエッチング・洗浄加工工程における膜減りが、金属拡散領域の深さや金属原子濃度のばらつきを介してしきい値電圧のばらつきに及ぼす影響を無視できるほど十分厚く堆積し、かつ熱処理によって形成されたエッチング液・洗浄薬液に耐性を有する金属拡散領域（Ａｌ拡散領域６、Ｌａ拡散領域１６）のみでｎチャネルトランジスタのゲート電極およびｐチャネルトランジスタのゲート電極の有効仕事関数を調整し、両トランジスタのしきい値電圧を制御している。したがって、第１の実施形態と同様に、適正なしきい値電圧Ｖｔｈを有する半導体装置を安定して製造することができる。
【００５４】
図４は、Ｈｉｇｈ−ｋ絶縁膜３中にＡｌ拡散領域６を形成したゲート絶縁膜を有するＭＯＳ型構造における有効仕事関数と熱処理温度との関係を示す図である。また、図５は、Ｈｉｇｈ−ｋ絶縁膜３中にＬａ拡散領域１６を形成したゲート絶縁膜を有するＭＯＳ型構造における有効仕事関数と熱処理温度との関係を示す図である。図４および図５から理解できるように、アニール温度により金属拡散領域の金属原子濃度および深さを制御し、実際に有効仕事関数、ひいてはしきい値電圧を制御することが可能である。
【００５５】
なお、本実施形態では、ｎチャネルトランジスタ用の金属酸化膜１４としてＬａＯ膜を採用し、ｎチャネルトランジスタのゲート絶縁膜側にＬａ拡散領域１６を形成する手法を例示したが、金属酸化膜１４としてＭｇＯ膜等を採用し、Ｌａ拡散領域１６に代えてＭｇ拡散領域を形成した場合にも同様の効果を得ることができる。さらに、本実施形態においても、ｎチャネルトランジスタのゲート電極３０、ｐチャネルトランジスタのゲート電極３１直下のチャネル領域にイオン注入により不純物を導入し、チャネル不純物濃度を最適化する追加工程によってしきい値電圧を所望の値に精密に設定することができる。
【００５６】
以上説明したように、本発明によれば、トランジスタのしきい値電圧制御のために使用する金属酸化膜につき、金属酸化膜形成後の加工工程において発生する膜減りや膜厚ばらつきに起因するトランジスタのしきい値電圧劣化やばらつきの発生を抑制することができる。その結果、適切なしきい値電圧を有するトランジスタを安定して製造することができ、半導体装置を高製造歩留りで安定して製造することができる。
【００５７】
なお、本発明は、上述した各実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において各種の変形や応用を加えることができる。すなわち、上記実施形態では、ゲート絶縁膜の主体としてＨｆＳｉＯＮ膜を採用した事例に基づいて説明したが、ゲート絶縁膜には、酸化ハフニウムシリケート（ＨｆＳｉＯ）のようなハフニウムを含むシリコン酸化膜、あるいはＨｆＯ2のようなハフニウム酸化膜のような、高融点金属酸化物を含む材料を採用することができる。例えば、ハフニウムを含むこれらのＨｉｇｈ−ｋ絶縁膜の比誘電率は４〜２５であり、酸化シリコン（ＳｉＯ2）膜に少量のハフニウムを添加した膜では４に近く、ＨｆＯ2膜では２５に近い。また、上記実施形態では、ゲート電極用の導電膜をＴｉＮ膜としたが、他に多結晶シリコン膜やアモルファスシリコン膜のようなシリコン膜、窒化タンタル（ＴａＮ）のような高融点金属ナイトライド膜、炭化タンタル（ＴａＣ）や炭化チタン（ＴｉＣ）のような高融点金属カーバイド膜、窒化タンタルシリサイド（ＴａＳｉＮ）のような高融点金属のシリコン化合物膜、窒化モリブデンアルミニウム（ＭｏＡｌＮ）のような高融点金属のアルミニウム化合物膜も仕事関数、しきい値電圧を適切に調整するために使用することができる。
【産業上の利用可能性】
【００５８】
本発明は、メタルゲート電極と高比誘電率ゲート絶縁膜を含むゲートスタック構造を備える半導体集積回路装置を、しきい値電圧ばらつきを抑制して安定して製造することができ、半導体装置の製造方法として有用である。
【符号の説明】
【００５９】
１、１０１ シリコン基板
２、１０２ 界面層絶縁膜
３、１０３ Ｈｉｇｈ−ｋゲート絶縁膜
４ ＡｌＯ膜（第１の金属酸化膜）
５ フォトレジストパターン（第１のマスク層）
６ Ａｌ拡散領域（第１の金属拡散領域）
７、１０７ メタル膜
８、１０８ シリコン膜
９、１０９ フォトレジストパターン
１４ ＬａＯ膜（第２の金属酸化膜）
１５ フォトレジストパターン（第２のマスク層）
１６ Ｌａ拡散領域（第２の金属拡散領域）
２０、１２０ 素子分離領域
２１、１２１ ｎウェル
２２、１２２ ｐウェル
３０ ｎチャネルトランジスタのゲート電極
３１ ｐチャネルトランジスタのゲート電極
１０４ 金属酸化膜
１０５ フォトレジストパターン
１０６ 金属酸化膜の膜減り
【技術分野】
【０００１】
本発明は半導体集積回路装置の製造方法に関し、特に微細ＭＯＳ（Metal Oxide Semiconductor）型トランジスタのゲート絶縁膜の一部を構成する金属酸化物層のパターニング技術に関する。
【背景技術】
【０００２】
ＳｏＣ（System on Chip）など半導体集積回路装置の高機能化、高速化、低消費電力化等による高性能化は、集積回路を構成する半導体素子パターンの微細化によって実現されてきた。しかしながら、近年、物性的限界により素子パターンの微細化による高性能化が困難な状況になっている。例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいて、シリコンからなるゲート電極と、シリコン酸化膜を主体としたゲート絶縁膜とを用いた従来の構造では、素子動作の高速化の障害となるゲート寄生抵抗の増大や、ゲート絶縁膜界面近傍のシリコンゲート電極の空乏化に起因する見かけ上のゲート絶縁膜容量の低下が問題になる。これらの問題を解決する技術の一つとして、メタルゲート技術が挙げられる。従来のシリコンゲート電極をメタル材料のゲート電極で置き換えることにより、前記の問題が解決される。
【０００３】
一方、ゲート絶縁膜においては、従来のスケーリングに従ってトランジスタ素子能力向上のため単純に物理的な膜厚を減少させると、リーク電流が増加し半導体集積回路装置全体としての消費電力が増加してしまう。近年、素子能力向上と消費電力低減を両立させるために、シリコン酸化膜系のゲート絶縁膜に比較して電気的な膜厚が小さく、かつ物理的膜厚を従来よりも大きくできる、比誘電率の高い材料（いわゆるＨｉｇｈ−ｋ膜材料）がゲート絶縁膜材料よして用いられている。そして、３２ｎｍノード世代以降の製品においては、前記メタルゲート技術とＨｉｇｈ−ｋ膜材料の組み合わせによりデバイスの高性能化実現に向けた開発が進められている。
【０００４】
このような構成において、ＭＯＳ型トランジスタのしきい値電圧は主としてメタル材料の仕事関数で決まる。そのため、ＣＭＯＳデバイスにおいて回路動作に適切な特性、閾値電圧を得る場合には、例えば、ｎチャネルトランジスタとｐチャネルトランジスタとのそれぞれで異なるメタル材料を用いる手法が使用されている。例えば、ｎチャネルのゲート電極材料として炭化タンタル（ＴａＣ）膜が使用され、ｐチャネルのゲート電極材料として窒化モリブデンアルミニウム（ＭｏＡｌＮ）膜が使用される。製造コスト低減の観点では、エッチング特性の異なるＴａ系とＭｏ系メタル材料を同一ケミストリ（エッチングガス）で同時に加工することが好ましい。しかしながら、このような加工では両ゲート電極の寸法および断面形状制御が困難となるため、同一ケミストリを用いて同時に加工することは極めて困難である。そのため、各ゲート電極を別々に加工する必要がある。
【０００５】
同時加工時の寸法および断面形状制御を容易にする観点では、ｎチャネルトランジスタとｐチャネルトランジスタのゲートメタル材料を共通にすることが考えられる。この場合、ｎチャンネル、ｐチャンネル各トランジスタのしきい値電圧Ｖｔｈを制御する手法として、Ｈｉｇｈ−ｋ膜材料からなる絶縁膜とメタルゲート電極との間に金属酸化物膜を挿入し、それらの金属原子をＨｉｇｈ−ｋ膜中に拡散させることでいわゆる有効仕事関数を調整する技術が知られている（例えば、特許文献１等参照。）。このような金属酸化膜として、例えば、酸化アルミニウム膜（以下、ＡｌＯ膜という。）、酸化ランタン膜（以下、ＬａＯ膜という。）や酸化マグネシウム膜（以下、ＭｇＯ膜という。）が使用される。
【０００６】
ｎチャネルトランジスタとｐチャネルトランジスタの能力を同程度に向上させるためには特にｐチャネルトランジスタのしきい値電圧を小さく設定すればよい。特許文献１ではｐチャネルトランジスタのしきい値電圧の低減のため、ｐチャネルトランジスタのＨｉｇｈ−ｋ膜材料からなる絶縁膜上にＡｌＯ膜を形成することでしきい値電圧の低減を実現している。
【０００７】
図６は従来のＣＭＯＳ型半導体装置におけるメタルゲートスタック構造（ゲート電極構造）形成プロセスの概略を示す工程断面図である。図６（ａ）〜図６（ｆ）では、各図において、左方にｐチャネルトランジスタ、右方にｎチャネルトランジスタを示している。
【０００８】
まず、図６（ａ）に示す工程で、公知のＳＴＩ（Shallow Trench Isolation）法によりシリコン基板１０１上に素子分離領域１２０が形成される。シリコン基板１０１の最表面には、非常に薄い界面層絶縁膜１０２が堆積され、当該界面層絶縁膜１０２上にＨｉｇｈ−ｋゲート絶縁膜１０３が堆積される。なお、図６（ａ）に示すように、ｐチャネルトランジスタが形成されるシリコン基板１０１の領域にはｎウェル１２１が形成され、ｎチャネルトランジスタが形成されるシリコン基板１０１の領域にはｐウェル１２２が形成される。
【０００９】
次に、図６（ｂ）に示すように、Ｈｉｇｈ−ｋゲート絶縁膜１０３上に、金属酸化膜１０４として例えばＡｌＯ膜が堆積された後、当該金属酸化膜１０４上にｐチャネルトランジスタ形成領域を被覆するフォトレジストパターン１０５が形成される。そして、図６（ｃ）に示すように、フォトレジストパターン１０５をマスクとして金属酸化膜１０４がエッチング除去され、当該エッチング完了後に、図６（ｄ）に示すようにフォトレジストマスク１０５が除去される。
【００１０】
その後、図６（ｅ）に示すように、フォトレジストマスク１０５が除去されたシリコン基板１０１上に、メタル膜１０７およびシリコン膜１０８が下層から順に堆積される。そして、シリコン膜１０８上に、ｐチャネルトランジスタのゲート電極形成領域と、ｎチャネルトランジスタのゲート電極形成領域とを被覆するフォトレジストパターン１０９が形成される。当該フォトレジストパターン１０９をマスクとしてシリコン膜１０８、メタル膜１０７および金属酸化膜１０４をドライエッチングすることにより、図６（ｆ）に示すように、金属酸化膜１０４、メタル膜１０７、シリコン膜１０８の積層構造からなるｐチャネルトランジスタのゲート電極１３１と、メタル膜１０７、シリコン膜１０８の積層構造からなるｎチャネルトランジスタのゲート電極１３０が形成される。その後、フォトレジストパターン１０９のアッシング除去および薬液を用いた洗浄が行われメタルゲートスタック構造が完成する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−３２９２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図６に示す従来の製造プロセスでは、図６（ｄ）に示したフォトレジストパターン１０５を除去する工程において、金属酸化膜１０４もエッチングされるという問題がある。すなわち、図６（ｄ）に示すように、金属酸化膜１０４に膜減り１０６が発生する。一般に、しきい値電圧の制御に使用される金属酸化膜１０４の必要量（膜厚）は１ｎｍ程度であり、この膜厚に占める膜減り１０６の大きさが大きい場合、金属酸化膜１０４を含む方のゲート電極１３１における有効仕事関数のばらつき、ひいてはＭＯＳ型トランジスタのしきい値電圧のばらつきが引き起こされることになる。この膜減り１０６の大きさを極めて高精度に制御することができなければ、現実の半導体装置の量産工程に適用することは困難であると考えられる。
【００１３】
ここで一例として、金属酸化膜１０４としてＬａＯ膜を用いた場合に発生する不具合について図７、図８を用いて説明する。図７は、本発明者らが実験的に得た、ＬａＯ膜が図６に示した加工工程で使用される薬液や純水（Deionized Water）等に晒された際の膜減り１０６の大きさと時間との関係を示す図である。なお、図７において横軸は薬液等に晒されている時間に対応し、縦軸が膜減り量に対応する。ここで使用している薬液等は、例えば、図６（ｄ）に示すフォトレジストパターン１０５のプラズマアッシング後の薬液洗浄を想定して、純水（室温）、アンモニア水（ＮＨ4ＯＨ：Ｈ2Ｏ＝１：５０ 室温）、アンモニア過酸化水素水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０ at ６５℃）を示している。また、図８は、メタル膜１０７として、膜厚１５ｎｍ程度の窒化チタン膜（ＴｉＮ膜）を使用した際の、ＬａＯ膜厚と有効仕事関数（ｅＷＦ）の関係を示す図である。図８において、横軸がＬａＯ膜厚に対応し、縦軸が有効仕事関数に対応する。
【００１４】
図７に示すように、洗浄液として使用される純水（純水リンス）においても、処理時間６０秒と非常に短い時間でＬａＯ膜は０．６ｎｍ程度の膜減りを示す。また、図８によれば、例えば、有効仕事関数の変動を実際のトランジスタにおけるしきい値電圧ばらつき許容範囲と比較できる５０ｍＶ以下に抑制するにはＬａＯ膜の膜減りは０．１ｎｍ以下でなければならない。図７に示す結果によれば、単に純水リンスを実施するだけで容易にそれ以上の膜減りが発生するため、現実の量産工程において採用することは困難であるという結果になっている。
【００１５】
以上のように、Ｈｉｇｈ−ｋゲート絶縁膜１０３上に形成するしきい値電圧調整用の金属酸化膜１０４の必要量は一般に１ｎｍ以下の極薄膜であるため、ゲート電極加工工程におけるしきい値電圧調整用の金属酸化膜１０４の残膜制御が困難である。したがって、金属酸化膜１０４の膜減りおよび残膜ばらつきに起因するしきい値電圧上昇やしきい値電圧ばらつきが発生するため実用化は容易ではない。
【００１６】
本発明は、上記従来の事情を鑑みて提案されたものであって、金属酸化膜の膜減りに起因すると考えられるしきい値電圧ばらつきを抑制し、所望のしきい値電圧を有するトランジスタを形成することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述の課題を解決するため本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板上に、高融点金属酸化物を含む材料からなるゲート絶縁膜が形成される。次いで、ゲート絶縁膜上に金属酸化膜が形成される。続いて、金属酸化膜を構成する金属原子を、金属酸化膜からゲート絶縁膜の表面部へ拡散させる処理が実施される。当該金属原子の拡散工程後に、上記金属酸化膜はゲート絶縁膜に対して選択的に除去される。そして、金属原子が拡散されたゲート絶縁膜上に導電膜が形成され、当該導電膜を加工することでゲート電極が形成される。ここで、金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含む構成を採用することができる。
【００１８】
この半導体装置の製造方法では、金属酸化膜が晒される加工工程における膜減りを無視できるほど十分厚く金属酸化膜を堆積し、熱処理によって形成された金属拡散領域のみでＭＯＳ型トランジスタのしきい値電圧を制御している。この構成によれば、加工工程における金属酸化膜の膜減りに起因する有効仕事関数のばらつきを抑制することができ、適切なしきい値電圧Ｖｔｈを有するトランジスタを提供することができる。
【００１９】
また、本発明に係る他の半導体装置の製造方法では、まず、半導体基板上の、ｎチャネルＭＯＳ型トランジスタを形成すべき第１領域およびｐチャネルＭＯＳ型トランジスタを形成すべき第２領域に、高融点金属酸化物を含む材料からなるゲート絶縁膜が形成される。次いで、ゲート絶縁膜上に第１の金属酸化膜が形成される。続いて、第１の金属酸化膜上に第１のマスク層が形成される。当該第１のマスク層をマスクとして、第１領域および第２領域のうちの一方の領域上に形成されている第１の金属酸化膜が除去され、ゲート絶縁膜が露出される。続いて、第１のマスク層が除去された後、第１の金属酸化膜を構成する金属原子を、第１の金属酸化膜からゲート絶縁膜の表面部へ拡散させる処理が実施される。第１の金属酸化膜を構成する金属原子の拡散工程後に、上記第１の金属酸化膜はゲート絶縁膜に対して選択的に除去される。そして、金属原子が拡散されたゲート絶縁膜上に導電膜が形成され、当該導電膜を加工することで、第１領域および第２領域のそれぞれにゲート電極が形成される。ここで、第１の金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含む構成を採用することができる。
【００２０】
この半導体装置の製造方法では、金属酸化膜が晒される加工工程における膜減りを無視できるほど十分厚く金属酸化膜を堆積し、熱処理によって形成された金属拡散領域のみでｐチャネルＭＯＳ型トランジスタのしきい値電圧またはｎチャネルＭＯＳ型トランジスタのしきい値電圧を制御している。この構成によれば、加工工程における、ｐチャネルＭＯＳ型トランジスタのしきい値電圧調整またはｎチャネルＭＯＳ型トランジスタのしきい値電圧調整に使用される金属酸化膜の膜減りに起因する有効仕事関数のばらつきを抑制することができ、適切なしきい値電圧Ｖｔｈを有するトランジスタを提供することができる。
【００２１】
また、半導体装置の製造方法では、第１の金属酸化膜を構成する金属原子の拡散工程後の第１の金属酸化膜を除去する工程と導電膜を形成する工程との間で、以下の工程がさらに実施されてもよい。すなわち、第１の金属酸化膜が除去されたゲート絶縁膜上に、第２の金属酸化膜が形成される。次いで、第２の金属酸化膜上に第２のマスク層が形成される。当該第２のマスク層をマスクとして、第１領域および第２領域のうちの他方の領域上に形成されている第２の金属酸化膜が除去され、ゲート絶縁膜が露出される。続いて、第２のマスク層が除去された後、第２の金属酸化膜を構成する金属原子を、第２の金属酸化膜からゲート絶縁膜の表面部へ拡散させる処理が実施される。第２の金属酸化膜を構成する金属原子の拡散工程後に、上記第２の金属酸化膜はゲート絶縁膜に対して選択的に除去される。そして、第１の金属酸化膜を構成する金属原子と第２の金属酸化膜を構成する金属原子とが拡散されたゲート絶縁膜上に、上記導電膜が形成される。この場合、第１の金属酸化膜を構成する金属原子はアルミニウムを含み、第２の金属酸化膜を構成する金属原子はランタンまたはマグネシウムを含む構成を採用することができる。
【００２２】
この半導体装置の製造方法では、金属酸化膜が晒される加工工程における膜減りを無視できるほど十分厚く金属酸化膜を堆積し、熱処理によって形成された金属拡散領域のみでｐチャネルＭＯＳ型トランジスタのしきい値電圧およびｎチャネルＭＯＳ型トランジスタのしきい値電圧を制御している。この構成によれば、加工工程における、ｐチャネルＭＯＳ型トランジスタのしきい値電圧調整およびｎチャネルＭＯＳ型トランジスタのしきい値電圧調整に使用される各金属酸化膜の膜減りに起因する有効仕事関数のばらつきを抑制することができ、適切なしきい値電圧Ｖｔｈを有するトランジスタを提供することができる。
【００２３】
なお、以上の半導体装置の製造方法において、ゲート絶縁膜は、ハフニウムを含むシリコン酸化膜、ハフニウム酸化膜のいずれか一つを含む構成を採用することができる。また、上記導電膜は、シリコン膜、高融点金属ナイトライド膜、高融点金属カーバイド膜、高融点金属のシリコン化合物膜、高融点金属のアルミニウム化合物膜のいずれ一つを含む構成を採用することができる。
【発明の効果】
【００２４】
本発明によれば、トランジスタのしきい値電圧制御のために使用する金属酸化膜につき、金属酸化膜形成後の加工工程において発生する膜減りや膜厚ばらつきに起因するトランジスタのしきい値電圧劣化やばらつきの発生を抑制することができる。その結果、適切なしきい値電圧を有するトランジスタを安定して製造することができ、半導体装置を高製造歩留りで安定して製造することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図３】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明のＡｌ拡散領域を有する高比誘電率ゲート絶縁膜における有効仕事関数と熱処理温度との関係の一例を示す図
【図５】本発明のＬａ拡散領域を有する高比誘電率ゲート絶縁膜における有効仕事関数と熱処理温度との関係の一例を示す図
【図６】従来の半導体装置の製造過程を示す工程断面図
【図７】薬液に対するＬａＯ膜の膜減り量を示す図
【図８】ＬａＯ膜厚と仕事関数の変動との関係を示す図
【発明を実施するための形態】
【００２６】
以下、本発明の各実施形態について図面を参照しながら詳細に説明する。なお、以下の実施形態では、ＣＭＯＳトランジスタを備える半導体集積回路装置（以下、半導体装置という。）の製造に適用した事例として本発明を具体化している。
【００２７】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の製造過程を示す工程断面図である。図１では、ｎチャネルＭＯＳ型トランジスタとｐチャネルＭＯＳ型トランジスタとが隣接して形成された領域の部分を示している。図１（ａ）〜図１（ｆ）では、各図において、左方にｐチャネルＭＯＳ型トランジスタ（以下、ｐチャネルトランジスタという。）、右方にｎチャネルＭＯＳ型トランジスタ（以下、ｎチャネルトランジスタという。）を示している。
【００２８】
本実施形態の半導体装置の製造方法では、まず、図１（ａ）に示すように、シリコン基板１に素子分離領域２０が形成される。特に限定されないが、本実施形態では、ＳＴＩ法により溝内部にシリコン酸化膜などの絶縁材料を埋め込んだ素子分離領域２０が形成されている。また、ｐチャネルトランジスタが形成されるシリコン基板１の領域にはｎウェル２１が形成され、ｎチャネルトランジスタが形成されるシリコン基板１の領域にはｐウェル２２が形成される。ｎウェル２１およびｐウェル２２は、例えば、公知の高エネルギーイオン注入により不純物をシリコン基板１に導入することで形成可能である。また、シリコン基板１の最表面には、非常に薄い界面層絶縁膜２が堆積され、当該界面層絶縁膜２上にゲート絶縁膜の主要部となる高比誘電率ゲート絶縁膜３（以下、Ｈｉｇｈ−ｋ絶縁膜３という。）が堆積される。本実施形態では、界面層絶縁膜２として、厚さ１ｎｍのシリコン酸化膜をＩＳＳＧ（In Situ Steam Generation）酸化法で形成している。また、Ｈｉｇｈ−ｋ絶縁膜３として、高融点金属酸化物系のハフニウムシリコンオキシナイトライド膜（以下、ＨｆＳｉＯＮ膜という。）を、厚さ３ｎｍで形成している。ＨｆＳｉＯＮ膜の組成比としては、Ｈｆ／（Ｈｆ＋Ｓｉ）＝６０％（原子数比）、ＨｆＳｉＯＮ膜全体に対する窒素濃度５ａｔ％（原子パーセント）を使用することができる。ＨｆＳｉＯＮ膜の堆積方法としては、ＡＬＤ（Atomic Layer Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法などを用いることができる。
【００２９】
次いで、図１（ｂ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３上に、第１の金属酸化膜４が堆積される。本実施形態では、第１の金属酸化膜４として、厚さ２ｎｍのＡｌＯ膜（Ａｌ2Ｏ3に近い原子組成比を有する）をＡＬＤ法、ＰＶＤ法などで形成している。当該第１の金属酸化膜４（以下、ＡｌＯ膜４という。）上には、ｐチャネルトランジスタ形成領域（ｎウェル２１上）を被覆するフォトレジストパターン５（第１のマスク層）が公知のリソグラフィ技術を用いて形成される。
【００３０】
続いて、図１（ｃ）に示すように、フォトレジストパターン５をマスクとした、ＡＰＭ（Ammonium hydroxide-hydrogen Peroxide Mixture）等のアルカリ性ウェットエッチング処理によりｎチャネルトランジスタ形成領域（ｐウェル２２上）のＡｌＯ膜４が、下地層であるＨｉｇｈ−ｋ絶縁膜３に対して選択的に除去される。当該エッチングには、例えば、ＡＰＭ（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０ 室温）を用いることができる。本実施形態は、このエッチングにおいてＨｉｇｈ−ｋ絶縁膜３がほとんどエッチングされないという特徴を有している。すなわち、このエッチングにおいて、Ｈｉｇｈ−ｋ絶縁膜３は実質的にエッチングされず、ＡｌＯ膜４のみがエッチング除去される。
【００３１】
当該エッチングが完了すると、フォトレジストパターン５が除去される。この工程ではフォトレジストパターン５は、以下の理由により、有機溶剤により除去されることが望ましい。ＡｌＯ膜４のエッチング（パターニング）は、Ｈｉｇｈ−ｋ絶縁膜３上のパターニング、すなわちゲート絶縁膜直上のプロセスである。そのため、フォトレジストパターン５の除去に、従来から広く用いられている酸素プラズマなどのようなプラズマアッシング処理を用いると、Ｈｉｇｈ−ｋ絶縁膜３の酸化に起因するゲート絶縁膜の増膜や、アッシング中のプラズマダメージ等に起因するゲート絶縁膜の信頼性寿命低下が懸念される。また、アッシング後に通常に適用されるＳＰＭ（Sulfuric acid-hydrogen Peroxide Mixture）／ＡＰＭ等による洗浄を実施すると、ＡｌＯ膜４がエッチングされるという問題もある。したがって、フォトレジストパターン５の除去は、アッシングレスとするのが望ましいのである。なお、有機溶剤としては具体的に例えばフォトレジスト液のシンナーを用いることができる。有機溶剤であればＡｌＯ膜４はほとんどエッチングされることがない。
【００３２】
以上のようにしてフォトレジストパターン５が除去された後、所定温度での熱処理が実施される。この熱処理は、ｎウェル２１上のＡｌＯ膜４中のＡｌ元素をＨｉｇｈ−ｋ絶縁膜３へ拡散させ、Ｈｉｇｈ−ｋ絶縁膜３の表面部に所定深さと所定のＡｌ原子濃度を有するＡｌ拡散領域６（第１の金属拡散領域）を形成する。このとき、熱処理条件は、例えば、Ｎ2雰囲気中で９００℃、３０秒程度にすることができる。当該熱処理条件では、ＡｌＯ膜４、Ｈｉｇｈ−ｋ絶縁膜３において、結晶化は発生せずアモルファス構造が維持される。また、本実施形態では、ＡｌＯ膜４の堆積時の膜厚は十分厚く設定されている（ここでは、２ｎｍ）。ここで、十分厚いとは、ＡｌＯ膜４は下層の一部がＨｉｇｈ−ｋ絶縁膜３と反応して消費され、残りの上層部は未反応のまま残留することを意味する。
【００３３】
次いで、図１（ｄ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３との未反応層として残存しているＡｌＯ膜４の部分がＡＰＭ等のアルカリ性ウェットエッチング処理により除去される。上述のように、当該ウェットエッチング処理では、下地層であるＨｉｇｈ−ｋ絶縁膜３に対しＡｌＯ膜４を選択的に除去することができる。すなわち、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＡｌ拡散領域６やＨｉｇｈ−ｋ絶縁膜３自体がエッチングされることはない。
【００３４】
続いて、図１（ｅ）に示すように、ＡｌＯ膜４が除去されたシリコン基板１上に、メタル膜７およびシリコン膜８がＨｉｇｈ−ｋ絶縁膜３を介して下層から順に堆積される。このとき、ＡｌＯ膜４除去後のシリコン基板１に対して前洗浄などは実行しないことが望ましい。これにより、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＡｌ拡散領域６やＨｉｇｈ−ｋ絶縁膜３自体に膜減りが発生することを防止できる。しかしながら、完成したトランジスタのしきい値電圧が予め定められた許容範囲に収まるような膜減りが生じる程度の前洗浄であれば実行してもよい。また、上記シリコン膜８上には、ｐチャネルトランジスタのゲート電極形成領域と、ｎチャネルトランジスタのゲート電極形成領域とを被覆するフォトレジストパターン９が公知のリソグラフィ技術を用いて形成される。なお、本実施形態では、メタル膜７として、ＰＶＤ法により膜さ１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を堆積している。また、シリコン膜８としてＣＶＤ法により、厚さ１００ｎｍ程度の、導電型決定不純物を実質的に含まない（伝導度に寄与しない程度にしか含まない）アモルファスシリコン膜を堆積している。
【００３５】
上記フォトレジストパターン９をマスクとした公知のドライエッチング技術により、シリコン膜８およびメタル膜７がドライエッチングされ、図１（ｆ）に示すように、メタル膜７およびシリコン膜８の積層構造からなるｐチャネルトランジスタのゲート電極３１と、ｎチャネルトランジスタのゲート電極３０が形成される。なお、ｐチャネルトランジスタのゲート電極３１直下のＨｉｇｈ−ｋ絶縁膜３の表面部には、Ａｌ拡散領域６が存在する。その後、フォトレジストパターン９のアッシング除去および薬液を用いた洗浄が行われメタルゲートスタック構造が完成する。例えば、シリコン膜８のドライエッチングは、ＳＦ6、ＣＨ2Ｆ2、Ｏ2混合ガス等のフッ素系とフルオロカーボン系の混合ガスを用いたプラズマエッチングにより実現でき、メタル膜７のドライエッチングは、Ｃｌ2ガス等の塩素系のガスを用いたプラズマエッチングにより実現できる。また、フォトレジストパターン９の除去は、Ｏ2、Ｎ2混合ガスによる酸素プラズマアッシングおよびＡＰＭ洗浄により実現できる。なお、図１（ｆ）ではゲート電極３０、３１の両側にＨｉｇｈ−ｋ絶縁膜３を主体とするゲート絶縁膜残っているが、当該ゲート絶縁膜は、以降の工程で除去される。
【００３６】
このように、本実施形態における、シリコン膜８／メタル膜７／金属酸化膜４／Ｈｉｇｈ−ｋ絶縁膜３を用いて形成するゲートスタック構造を備える半導体装置の製造方法では、ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極構造が、同一のシリコン／メタルゲートスタック構造となり、両ゲート電極の一括加工が可能になる。これにより、ｎチャネルトランジスタおよびｐチャネルトランジスタにおいて互いに異なるメタルゲート材料を用い、ｎチャネルトランジスタとｐチャネルトランジスタとでゲート電極を作り分ける場合よりもはるかに寸法および断面形状制御が容易となり、ゲート電極の加工ばらつきを抑制することができる。さらに、本実施形態は、ｐチャネルトランジスタ形成領域の金属酸化膜４として十分厚いＡｌＯ膜を形成し（図１（ｂ）参照）、ＡｌＯ膜４の一部をＨｉｇｈ−ｋ絶縁膜３と反応させる。この反応において、ＡｌＯ膜４を構成する金属原子Ａｌが拡散したＡｌ拡散領域６の深さと当該Ａｌ拡散領域６中のＡｌ濃度とを後述のように制御するとともに（図１（ｃ））、反応に消費されずに残ったＡｌＯ膜４の部分を除去することによってしきい値電圧を制御する（図１（ｄ））。Ａｌ拡散領域６の深さとそのＡｌ濃度は、ＡｌＯ膜４の厚さが所定厚以下になった場合、ＡｌＯ膜４の厚さに依存して変動するが、本実施形態ではフォトレジストパターン５の除去工程およびそれに続く洗浄工程のように、ＡｌＯ膜４の表面が露出しているときの処理によって多少膜厚が減少してもＡｌ拡散領域６の深さとＡｌ濃度が許容の所定範囲に収まる程度に、かつＨｉｇｈ−ｋ絶縁膜３との未反応部分が十分に残存する程度に厚く形成される。
【００３７】
従来は、図６に示したように、トランジスタのしきい値電圧を、金属酸化膜１０４の全体を残し、金属酸化膜１０４の堆積膜厚によって制御していたため、金属酸化膜１０４形成後の加工工程における金属酸化膜１０４の膜減り１０６に起因して仕事関数ばらつきが発生し、その結果、しきい値電圧ばらつきが発生していた。しかしながら、本実施形態では、上述のように金属酸化膜４を、金属酸化膜４が晒される加工工程における膜減りを無視できるほど十分厚く堆積し、熱処理によって形成されたエッチング液・洗浄薬液に耐性を有する金属拡散領域（上記実施形態ではＡｌ拡散領域６）のみでｐチャネルトランジスタのしきい値電圧を制御している。このため、従来発生していた加工工程における金属酸化膜１０４の膜減り１０６に起因する仕事関数ばらつきを抑制することができ、ひいてはしきい値電圧ばらつきを抑制することができる。したがって、適正なしきい値電圧Ｖｔｈを有する半導体装置を安定して製造することができる。
【００３８】
なお、本実施形態では、金属酸化膜４としてＡｌＯ膜を採用し、ｐチャネルトランジスタのゲート絶縁膜側に金属拡散領域（Ａｌ拡散領域６）を形成する手法を例示したが、金属酸化膜４としてＬａＯ膜やＭｇＯ膜等を用いた場合にも同様の効果を得ることができる。また、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方のゲート絶縁膜に上述の手法により金属拡散領域を設けてもよい。さらに、各トランジスタのしきい値電圧Ｖｔｈはｎチャネルトランジスタ、ｐチャネルトランジスタにおけるゲート電極直下のチャネル領域にイオン注入で不純物を導入し、不純物濃度を最適化する追加工程によって精密に所望の値に設定することもできる。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２および図３は、本実施形態に係る半導体装置の製造過程を示す工程断面図である。第１の実施形態と同様に、図２および図３では、ｎチャネルトランジスタとｐチャネルトランジスタとが隣接して形成された領域の部分を示している。図２（ａ）〜図２（ｆ）、図３（ａ）〜図３（ｃ）では、各図において、左方にｐチャネルトランジスタ、右方にｎチャネルトランジスタを示している。
【００４０】
本実施形態の半導体装置の製造方法では、まず、図２（ａ）に示すように、第１の実施形態と同様、シリコン基板１にＳＴＩ法により素子分離領域２０が形成された後、ｎウェル２１およびｐウェル２２が形成される。その後、シリコン基板１の最表面に界面層絶縁膜２が堆積され、当該界面層絶縁膜２上にゲート絶縁膜の主要部となるＨｉｇｈ−ｋ絶縁膜３が堆積される。本実施形態では第１の実施形態と同様に、界面層絶縁膜２として厚さ１ｎｍのシリコン酸化膜をＩＳＳＧ酸化法で形成している。また、Ｈｉｇｈ−ｋ絶縁膜３として、厚さ３ｎｍのＨｆＳｉＯＮ膜を形成している。このＨｆＳｉＯＮ膜は、第１の実施形態で説明したＨｆＳｉＯＮ膜と同じ成分構成を有する。堆積方法としては、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法などを用いることができる。
【００４１】
次いで、図２（ｂ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３上に、第１の金属酸化膜４が堆積される。本実施形態では、第１の実施形態と同様に、第１の金属酸化膜４として、厚さ２ｎｍのＡｌＯ膜（Ａｌ2Ｏ3に近い原子組成比を有する）をＡＬＤ法、ＰＶＤ法などで形成している。当該第１の金属酸化膜４（以下、ＡｌＯ膜４という。）上には、ｐチャネルトランジスタ形成領域（ｎウェル２１上）を被覆するフォトレジストパターン５（第１のマスク層）が公知のリソグラフィ技術を用いて形成される。
【００４２】
続いて、図２（ｃ）に示すように、ＡＰＭ等のアルカリ性ウェットエッチング処理、例えばＡＰＭ（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０ 室温）を用いて、ｎチャネルトランジスタ形成領域（ｐウェル２２上）のＡｌＯ膜４が、下地層であるＨｉｇｈ−ｋ絶縁膜３に対して選択的に除去される。当該エッチングが完了すると、フォトレジストパターン５が第１の実施形態と同じ材料からなる有機溶剤を使用して除去される。
【００４３】
このようにしてフォトレジストパターン５が除去された後、所定温度での熱処理が実施される。第１の実施形態で説明したように、この熱処理は、ｎウェル２１上のＡｌＯ膜４中のＡｌ元素をＨｉｇｈ−ｋ絶縁膜３中へ拡散させ、Ｈｉｇｈ−ｋ絶縁膜３の表面部に所定深さと所定のＡｌ原子濃度を有するＡｌ拡散領域６（第１の金属拡散領域）を形成する。このとき、熱処理条件は、例えばＮ2雰囲気中で９００℃、３０秒程度にすることができる。
【００４４】
次いで、図２（ｄ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３との未反応層として残存しているＡｌＯ膜４の部分がＡＰＭ等のアルカリ性ウェットエッチング処理により除去される。
【００４５】
さて、本実施形態では、ＡｌＯ膜４が除去されたシリコン基板１上に、図２（ｅ）に示すように、第２の金属酸化膜１４がＨｉｇｈ−ｋ絶縁膜３を介して堆積される。本実施形態では、第２の金属酸化膜１４として、厚さ２ｎｍのＬａＯ膜をＡＬＤ法、ＰＶＤ法などで形成している。当該第２の金属酸化膜１４（以下、ＬａＯ膜１４という。）上には、ｎチャネルトランジスタ形成領域（ｐウェル２２上）を被覆するフォトレジストパターン１５（第２のマスク層）が公知のリソグラフィ技術を用いて形成される。
【００４６】
続いて、図２（ｆ）に示すように、フォトレジストパターン１５をマスクとした、希塩酸（例えば０．１ｗｔ％ＨＣｌ水溶液）等の酸性ウェットエッチング処理によりｐチャネルトランジスタ形成領域（ｎウェル２１上）のＬａＯ膜１４が、下地層であるＨｉｇｈ−ｋ絶縁膜３に対して選択的に除去される。上述のＡｌＯ膜４のウェットエッチングと同様に、このエッチングにおいてＨｉｇｈ−ｋ絶縁膜３はほとんどエッチングされない。すなわち、このエッチングにおいて、Ｈｉｇｈ−ｋ絶縁膜３は実質的にエッチングされず、ＬａＯ膜１４のみがエッチング除去される。当該エッチングが完了すると、フォトレジストパターン１５が上述のフォトレジストパターン５の除去に使用した有機溶剤を使用して除去される。
【００４７】
フォトレジストパターン１５が除去された後、所定温度での熱処理が実施される。この熱処理は、ｐウェル２２上のＬａＯ膜１４中のＬａ元素をＨｉｇｈ−ｋ絶縁膜３へ拡散させ、Ｈｉｇｈ−ｋ絶縁膜３の表面部に所定深さと所定のＬａ原子濃度を有するＬａ拡散領域１６（第２の金属拡散領域）を形成する。このとき、熱処理条件は、例えば、Ｎ2雰囲気中で８００℃、１０分程度にすることができる。当該熱処理条件では、Ｈｉｇｈ−ｋ絶縁膜３において、結晶化は発生せずアモルファス構造が維持される。また、本実施形態では、ＬａＯ膜１４の堆積時の膜厚は十分厚く設定されている（ここでは、２ｎｍ）。ここで、十分厚いとは、ＬａＯ膜１４は下層の一部がＨｉｇｈ−ｋ絶縁膜３と反応して消費され、残りの上層部は未反応のまま残留することを意味する。
【００４８】
次いで、図３（ａ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３との未反応層として残存しているＬａＯ膜１４の部分が、希塩酸等の酸性ウェットエッチング処理により除去される。上述のように、当該ウェットエッチング処理では、下地層であるＨｉｇｈ−ｋ絶縁膜３に対しＬａＯ膜１４を選択的に除去することができる。すなわち、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＬａ拡散領域１６、Ａｌ拡散領域６、Ｈｉｇｈ−ｋ絶縁膜３自体がエッチングされることはない。
【００４９】
続いて、図３（ｂ）に示すように、ＬａＯ膜１４が除去されたシリコン基板１上に、メタル膜７およびシリコン膜８がＨｉｇｈ−ｋ絶縁膜３を介して下層から順に堆積される。このとき、ＬａＯ膜１４除去後のシリコン基板１に対して前洗浄などは実行しないことが望ましい。これにより、Ｈｉｇｈ−ｋ絶縁膜３中に形成されたＬａ拡散領域１６、Ａｌ拡散領域６、Ｈｉｇｈ−ｋ絶縁膜３自体に膜減りが発生することを防止できる。しかしながら、完成したトランジスタのしきい値電圧が予め定められた許容範囲に収まるような膜減りが生じる程度の前洗浄であれば実行してもよい。また、上記シリコン膜８上には、ｐチャネルトランジスタのゲート電極形成領域と、ｎチャネルトランジスタのゲート電極形成領域とを被覆するフォトレジストパターン９が公知のリソグラフィ技術を用いて形成される。第１の実施形態と同様に、本実施形態では、メタル膜７として、ＰＶＤ法により膜さ１０ｎｍ程度のＴｉＮ膜を堆積している。また、シリコン膜８として、ＣＶＤ法により厚さ１００ｎｍ程度の、導電型決定不純物を実質的に含まない（伝導度に寄与しない程度にしか含まない）アモルファスシリコン膜を堆積している。
【００５０】
上記フォトレジストパターン９をマスクとした公知のドライエッチング技術により、シリコン膜８およびメタル膜７がドライエッチングされ、図３（ｃ）に示すように、メタル膜７およびシリコン膜８の積層構造からなるｐチャネルトランジスタのゲート電極３１と、ｎチャネルトランジスタのゲート電極３０が形成される。その後、フォトレジストパターン９のアッシング除去および薬液を用いた洗浄が行われメタルゲートスタック構造が完成する。例えば、シリコン膜８のドライエッチングは、ＳＦ6、ＣＨ2Ｆ2、Ｏ2混合ガス等のフッ素系とフルオロカーボン系の混合ガスを用いたプラズマエッチングにより実現でき、メタル膜７のドライエッチングは、Ｃｌ2ガス等の塩素系のガスを用いたプラズマエッチングにより実現できる。なお、フォトレジストパターン９の除去は、Ｏ2、Ｎ2混合ガスによる酸素プラズマアッシングおよびＡＰＭ洗浄により実現できる。
【００５１】
以上のように、本実施形態の半導体装置の製造方法においても、第１の実施形態と同様に、ｐチャネルトランジスタおよびｎチャネルトランジスタのゲート電極の一括加工が可能になる。したがって、寸法および断面形状制御が容易となり、ゲート電極の加工ばらつきを抑制することができる。
【００５２】
また、本実施形態では、ｎチャネルトランジスタのゲート電極３０およびｐチャネルトランジスタのゲート電極３１について共に金属酸化膜を用いてＨｉｇｈ−ｋ絶縁膜３中に金属拡散領域を形成し、両トランジスタにおけるしきい値電圧を調整・設定する。ゲート電極材料、金属酸化膜材料、Ｈｉｇｈ−ｋ絶縁膜材料の選択に依存するが、本実施形態で説明した各具体的材料を用いるときは、ｐチャネルトランジスタおよびｎチャネルトランジスタのしきい値電圧を特に小さく設定することができる。したがって、本実施形態は、高速動作などが要求される高性能ＭＯＳ型トランジスタ、および当該トランジスタを採用した半導体集積回路の製造に有利である。一方、上記第１の実施形態による製造方法は、特に低いしきい値電圧、高い性能を要求されないトランジスタに好適であり、本実施形態より製造工程が簡単であるという利点がある。
【００５３】
上述のように、従来は、トランジスタのしきい値電圧を、金属酸化膜１０４の全体を残し、金属酸化膜１０４の堆積膜厚によって制御していたため、金属酸化膜１０４形成後の加工工程において金属酸化膜１０４に膜減り１０６が発生した際には、仕事関数ばらつきが発生し、結果としてしきい値電圧ばらつきが発生していた。このような、ばらつきは、本実施形態のように、第１の金属酸化膜４の形成後に第１の金属酸化膜４を加工し、さらに、第２の金属酸化膜１４の形成後に第２の金属酸化膜１４を加工する場合には、第１の金属酸化膜４が、エッチング液・洗浄薬液などに長時間晒されるため膜厚の変動が顕著であった。これに対し、本実施形態では、金属酸化膜４のエッチング・洗浄加工工程における膜減りが、金属拡散領域の深さや金属原子濃度のばらつきを介してしきい値電圧のばらつきに及ぼす影響を無視できるほど十分厚く堆積し、かつ熱処理によって形成されたエッチング液・洗浄薬液に耐性を有する金属拡散領域（Ａｌ拡散領域６、Ｌａ拡散領域１６）のみでｎチャネルトランジスタのゲート電極およびｐチャネルトランジスタのゲート電極の有効仕事関数を調整し、両トランジスタのしきい値電圧を制御している。したがって、第１の実施形態と同様に、適正なしきい値電圧Ｖｔｈを有する半導体装置を安定して製造することができる。
【００５４】
図４は、Ｈｉｇｈ−ｋ絶縁膜３中にＡｌ拡散領域６を形成したゲート絶縁膜を有するＭＯＳ型構造における有効仕事関数と熱処理温度との関係を示す図である。また、図５は、Ｈｉｇｈ−ｋ絶縁膜３中にＬａ拡散領域１６を形成したゲート絶縁膜を有するＭＯＳ型構造における有効仕事関数と熱処理温度との関係を示す図である。図４および図５から理解できるように、アニール温度により金属拡散領域の金属原子濃度および深さを制御し、実際に有効仕事関数、ひいてはしきい値電圧を制御することが可能である。
【００５５】
なお、本実施形態では、ｎチャネルトランジスタ用の金属酸化膜１４としてＬａＯ膜を採用し、ｎチャネルトランジスタのゲート絶縁膜側にＬａ拡散領域１６を形成する手法を例示したが、金属酸化膜１４としてＭｇＯ膜等を採用し、Ｌａ拡散領域１６に代えてＭｇ拡散領域を形成した場合にも同様の効果を得ることができる。さらに、本実施形態においても、ｎチャネルトランジスタのゲート電極３０、ｐチャネルトランジスタのゲート電極３１直下のチャネル領域にイオン注入により不純物を導入し、チャネル不純物濃度を最適化する追加工程によってしきい値電圧を所望の値に精密に設定することができる。
【００５６】
以上説明したように、本発明によれば、トランジスタのしきい値電圧制御のために使用する金属酸化膜につき、金属酸化膜形成後の加工工程において発生する膜減りや膜厚ばらつきに起因するトランジスタのしきい値電圧劣化やばらつきの発生を抑制することができる。その結果、適切なしきい値電圧を有するトランジスタを安定して製造することができ、半導体装置を高製造歩留りで安定して製造することができる。
【００５７】
なお、本発明は、上述した各実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において各種の変形や応用を加えることができる。すなわち、上記実施形態では、ゲート絶縁膜の主体としてＨｆＳｉＯＮ膜を採用した事例に基づいて説明したが、ゲート絶縁膜には、酸化ハフニウムシリケート（ＨｆＳｉＯ）のようなハフニウムを含むシリコン酸化膜、あるいはＨｆＯ2のようなハフニウム酸化膜のような、高融点金属酸化物を含む材料を採用することができる。例えば、ハフニウムを含むこれらのＨｉｇｈ−ｋ絶縁膜の比誘電率は４〜２５であり、酸化シリコン（ＳｉＯ2）膜に少量のハフニウムを添加した膜では４に近く、ＨｆＯ2膜では２５に近い。また、上記実施形態では、ゲート電極用の導電膜をＴｉＮ膜としたが、他に多結晶シリコン膜やアモルファスシリコン膜のようなシリコン膜、窒化タンタル（ＴａＮ）のような高融点金属ナイトライド膜、炭化タンタル（ＴａＣ）や炭化チタン（ＴｉＣ）のような高融点金属カーバイド膜、窒化タンタルシリサイド（ＴａＳｉＮ）のような高融点金属のシリコン化合物膜、窒化モリブデンアルミニウム（ＭｏＡｌＮ）のような高融点金属のアルミニウム化合物膜も仕事関数、しきい値電圧を適切に調整するために使用することができる。
【産業上の利用可能性】
【００５８】
本発明は、メタルゲート電極と高比誘電率ゲート絶縁膜を含むゲートスタック構造を備える半導体集積回路装置を、しきい値電圧ばらつきを抑制して安定して製造することができ、半導体装置の製造方法として有用である。
【符号の説明】
【００５９】
１、１０１ シリコン基板
２、１０２ 界面層絶縁膜
３、１０３ Ｈｉｇｈ−ｋゲート絶縁膜
４ ＡｌＯ膜（第１の金属酸化膜）
５ フォトレジストパターン（第１のマスク層）
６ Ａｌ拡散領域（第１の金属拡散領域）
７、１０７ メタル膜
８、１０８ シリコン膜
９、１０９ フォトレジストパターン
１４ ＬａＯ膜（第２の金属酸化膜）
１５ フォトレジストパターン（第２のマスク層）
１６ Ｌａ拡散領域（第２の金属拡散領域）
２０、１２０ 素子分離領域
２１、１２１ ｎウェル
２２、１２２ ｐウェル
３０ ｎチャネルトランジスタのゲート電極
３１ ｐチャネルトランジスタのゲート電極
１０４ 金属酸化膜
１０５ フォトレジストパターン
１０６ 金属酸化膜の膜減り
【特許請求の範囲】
【請求項１】
半導体基板上に、高融点金属酸化物を含む材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属酸化膜を形成する工程と、
前記金属酸化膜を構成する金属原子を、前記金属酸化膜から前記ゲート絶縁膜の表面部へ拡散させる工程と、
前記金属原子の拡散工程後に、前記金属酸化膜を前記ゲート絶縁膜に対して選択的に除去する工程と、
前記金属原子が拡散された前記ゲート絶縁膜上に導電膜を形成する工程と、
前記導電膜を加工してゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上の、ｎチャネルＭＯＳ型トランジスタを形成すべき第１領域およびｐチャネルＭＯＳ型トランジスタを形成すべき第２領域に、高融点金属酸化物を含む材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の金属酸化膜を形成する工程と、
前記第１の金属酸化膜上に第１のマスク層を形成し、前記第１のマスク層をマスクとして前記第１領域および前記第２領域のうちの一方の領域上に形成されている前記第１の金属酸化膜を除去するとともに前記ゲート絶縁膜を露出する工程と、
前記第１のマスク層を除去した後、前記第１の金属酸化膜を構成する金属原子を、前記第１の金属酸化膜から前記ゲート絶縁膜の表面部へ拡散させる工程と、
前記第１の金属酸化膜を構成する金属原子の拡散工程後に、前記第１の金属酸化膜を前記ゲート絶縁膜に対して選択的に除去する工程と、
前記金属原子が拡散された前記ゲート絶縁膜上に導電膜を形成する工程と、
前記導電膜を加工して前記第１領域および前記第２領域のそれぞれにゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の金属酸化膜を構成する金属原子の拡散工程後の第１の金属酸化膜を除去する工程と前記導電膜を形成する工程との間に、
前記ゲート絶縁膜上に第２の金属酸化膜を形成する工程と、
前記第２の金属酸化膜上に第２のマスク層を形成し、前記第２のマスク層をマスクとして前記第１領域および前記第２領域のうちの他方の領域上に形成されている前記第２の金属酸化膜を除去するとともに前記ゲート絶縁膜を露出する工程と、
前記第２のマスク層を除去した後、前記第２の金属酸化膜を構成する金属原子を、前記第２の金属酸化膜から前記ゲート絶縁膜の表面部へ拡散させる工程と、
前記第２の金属酸化膜を構成する金属原子の拡散工程後に、前記第２の金属酸化膜を前記ゲート絶縁膜に対して選択的に除去する工程と、
をさらに含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１の金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記第１の金属酸化膜を構成する金属原子はアルミニウムを含み、前記第２の金属酸化膜を構成する金属原子はランタンまたはマグネシウムを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は、ハフニウムを含むシリコン酸化膜、ハフニウム酸化膜のいずれか一つを含むことを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記導電膜は、シリコン膜、高融点金属ナイトライド膜、高融点金属カーバイド膜、高融点金属のシリコン化合物膜、高融点金属のアルミニウム化合物膜のいずれ一つを含むことを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、高融点金属酸化物を含む材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属酸化膜を形成する工程と、
前記金属酸化膜を構成する金属原子を、前記金属酸化膜から前記ゲート絶縁膜の表面部へ拡散させる工程と、
前記金属原子の拡散工程後に、前記金属酸化膜を前記ゲート絶縁膜に対して選択的に除去する工程と、
前記金属原子が拡散された前記ゲート絶縁膜上に導電膜を形成する工程と、
前記導電膜を加工してゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上の、ｎチャネルＭＯＳ型トランジスタを形成すべき第１領域およびｐチャネルＭＯＳ型トランジスタを形成すべき第２領域に、高融点金属酸化物を含む材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の金属酸化膜を形成する工程と、
前記第１の金属酸化膜上に第１のマスク層を形成し、前記第１のマスク層をマスクとして前記第１領域および前記第２領域のうちの一方の領域上に形成されている前記第１の金属酸化膜を除去するとともに前記ゲート絶縁膜を露出する工程と、
前記第１のマスク層を除去した後、前記第１の金属酸化膜を構成する金属原子を、前記第１の金属酸化膜から前記ゲート絶縁膜の表面部へ拡散させる工程と、
前記第１の金属酸化膜を構成する金属原子の拡散工程後に、前記第１の金属酸化膜を前記ゲート絶縁膜に対して選択的に除去する工程と、
前記金属原子が拡散された前記ゲート絶縁膜上に導電膜を形成する工程と、
前記導電膜を加工して前記第１領域および前記第２領域のそれぞれにゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の金属酸化膜を構成する金属原子の拡散工程後の第１の金属酸化膜を除去する工程と前記導電膜を形成する工程との間に、
前記ゲート絶縁膜上に第２の金属酸化膜を形成する工程と、
前記第２の金属酸化膜上に第２のマスク層を形成し、前記第２のマスク層をマスクとして前記第１領域および前記第２領域のうちの他方の領域上に形成されている前記第２の金属酸化膜を除去するとともに前記ゲート絶縁膜を露出する工程と、
前記第２のマスク層を除去した後、前記第２の金属酸化膜を構成する金属原子を、前記第２の金属酸化膜から前記ゲート絶縁膜の表面部へ拡散させる工程と、
前記第２の金属酸化膜を構成する金属原子の拡散工程後に、前記第２の金属酸化膜を前記ゲート絶縁膜に対して選択的に除去する工程と、
をさらに含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１の金属酸化膜を構成する金属原子は、アルミニウム、ランタン、マグネシウムのいずれか一つを含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記第１の金属酸化膜を構成する金属原子はアルミニウムを含み、前記第２の金属酸化膜を構成する金属原子はランタンまたはマグネシウムを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は、ハフニウムを含むシリコン酸化膜、ハフニウム酸化膜のいずれか一つを含むことを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記導電膜は、シリコン膜、高融点金属ナイトライド膜、高融点金属カーバイド膜、高融点金属のシリコン化合物膜、高融点金属のアルミニウム化合物膜のいずれ一つを含むことを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２５１５０８（Ｐ２０１０−２５１５０８Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−９９０４８（Ｐ２００９−９９０４８）
【出願日】平成２１年４月１５日（２００９．４．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１５日（２００９．４．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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