半導体装置
【課題】寿命を可及的に長くすることの可能なＭＩＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体領域２が形成された半導体基板１と、半導体領域に離間して形成されたソース領域５ａおよびドレイン領域５ｂと、ソース領域とドレイン領域との間の半導体領域３上に形成され金属および酸素を含む金属酸化層１２を有するゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１６と、を有するＭＩＳＦＥＴを備え、金属酸化層に含まれる金属はＨｆ、Ｚｒのうちから選択された少なくとも１つであり、金属酸化層は、更にＲｕ、Ｃｒ、Ｏｓ、Ｖ、Ｆｅ、Ｔｃ、Ｎｂ、Ｔａのうちから選択された少なくとも１つの元素が添加され、金属酸化層は元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、金属酸化層中における元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、電荷トラップは、金属酸化層の中央より半導体領域側にピークを有するように分布することを特徴とする。
【解決手段】半導体領域２が形成された半導体基板１と、半導体領域に離間して形成されたソース領域５ａおよびドレイン領域５ｂと、ソース領域とドレイン領域との間の半導体領域３上に形成され金属および酸素を含む金属酸化層１２を有するゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１６と、を有するＭＩＳＦＥＴを備え、金属酸化層に含まれる金属はＨｆ、Ｚｒのうちから選択された少なくとも１つであり、金属酸化層は、更にＲｕ、Ｃｒ、Ｏｓ、Ｖ、Ｆｅ、Ｔｃ、Ｎｂ、Ｔａのうちから選択された少なくとも１つの元素が添加され、金属酸化層は元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、金属酸化層中における元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、電荷トラップは、金属酸化層の中央より半導体領域側にピークを有するように分布することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）においては、キャリアの膜中での直接トンネリング現象に起因してゲート電極と基板との間のリーク電流が増加することが問題とされており、こうしたトンネリング現象を回避すべく、ＳｉＯ２よりも比誘電率が大きい材料を用いてゲート絶縁膜を形成することが提案されている。具体的には、ＺｒＯ２やＨｆＯ２、あるいはそれとＳｉＯ２との化合物いわゆるシリケート等をはじめとする高誘電率の金属酸化物である。
【０００３】
さらに、ゲート電極の空乏化による特性劣化、および閾値電圧の調整のため、ゲート電極には従来のポリシリコンに代わって、金属材料を使用することが検討されている。
【０００４】
また、高誘電率の金属酸化層を有するゲート絶縁膜を備えたＭＩＳＦＥＴにおいては、ゲート絶縁膜の破壊寿命は、デバイスの保証をするために十分ではなく、ゲート絶縁膜をさらに高信頼化する必要がある。デバイスの寿命保障を行うためには通常、統計処理を行い、必要な面積、不良率に換算して、寿命を求める。特に、高誘電率の金属酸化層を有するゲート絶縁膜を備えたＭＩＳＦＥＴは、破壊寿命の分布が広すぎることが報告されている（例えば、非特許文献１参照）。このため、デバイスの保証に必要な面積、不良率に換算すると、非常に寿命が短くなってしまう。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. Inumiya et al., "DETERMINATION OF TIME TO BE BREAKDOWN OF 0.8-1.2 NM EOT HfSiON GATE DIELECTRICS WITH Poly-Si AND METAL GATE ELECTRODES" IEEE 06CH37728 44th Annual International Reliability Physics Symposium, Sa Joes, 2006, pp184-188
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたものであって、寿命を可及的に長くすることのできるＭＩＳＦＥＴを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による半導体装置は、半導体領域が形成された半導体基板と、前記半導体領域に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有するＭＩＳＦＥＴを備え、前記金属酸化層に含まれる前記金属はＨｆ、Ｚｒのうちから選択された少なくとも１つであり、前記金属酸化層は、更にＲｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂのうちから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする。
【０００８】
また、本発明の第２の態様による半導体装置は、半導体領域が形成された半導体基板と、前記半導体領域に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有するＭＩＳＦＥＴを備え、前記金属酸化層に含まれる前記金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された少なくとも１つであり、前記金属酸化層は、更にＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｈ、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、寿命を可及的に長くすることの可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】破壊寿命の分布（ワイブルプロット）による寿命の変化を示す図。
【図２】複数のサンプルの内容を示す図。
【図３】各サンプルにおける、ワイブル分布の傾きβと、各サンプル中を流れる多数キャリア／少数キャリアの相関を示す図。
【図４】ＭＩＳＦＥＴに印加するストレスの波形とストレス印加条件を示す図。
【図５】図４に示す各ストレス条件に対する、複数のサンプルのワイブル分布を示す図。
【図６】図４に示すストレス条件を印加した際のワイブル分布の傾きと、ストレス印加中における多数キャリアに対する少数キャリアの比との相関を示す図。
【図７】第１実施形態による半導体装置を示す断面図。
【図８】ハフニアに、Ｖ、Ｃｒ、またはＭｎを添加した場合に形成される電子およびホールのアシストレベルを示す図。
【図９】ハフニアに、Ｎｂ、Ｔｃ、またはＲｕを添加した場合に形成される電子およびホールのアシストレベルを示す図。
【図１０】ハフニアに、Ｔａ、Ｗ、Ｏｓを添加した場合に形成される電子およびホールのアシストレベルを示す図。
【図１１】ゲート絶縁膜がＳｉＯ２層とＨｆＳｉＯＮ層との積層構図を有するｐＭＩＳＦＥＴにおいて流れる電流成分を示す図。
【図１２】ｐＭＩＳＦＥＴにおいてトラップが無いときの電子電流に対する電子トラップがあるときの電子電流の比に関する印加電圧依存性を示す図。
【図１３】Ｅｘと、ｄＪ／ｄＥｘとの関係を示す図。
【図１４】電源電圧下での、トラップレベルと、電子の注入レベルの関係を示す模式図。
【図１５】ｐＭＩＳＦＥＴにおいてトラップが無いときの電子電流に対するトラップがあるときの電子電流の比に関するトラップレベルの依存性を示す図。
【図１６】ゲート絶縁膜がＳｉＯ２層とＨｆＳｉＯＮ層との積層構造を有するｎＭＩＳＦＥＴにおいて流れる電流成分を示す図。
【図１７】ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴのトラップ準位の好ましい範囲を示す図。
【図１８】ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの、望ましいトラップ位置の範囲を示す図。
【図１９】第１実施形態のＭＩＳＦＥＴの製造工程を示す断面図。
【図２０】第２実施形態による半導体装置を示す断面図。
【図２１】トラップが無いときの電子電流に対する電子トラップがあるときの電子電流の比に関する印加電圧依存性を示す図。
【図２２】電源電圧下での、トラップレベルと電子の注入レベルの関係を示す模式図。
【図２３】トラップが無いときの電子電流に対する電子トラップがあるときの電子電流の比に関するトラップレベル依存性を示す図。
【図２４】第２実施形態のＭＩＳＦＥＴにおけるトラップ準位の好ましい範囲を示す図。
【図２５】第２実施形態のＭＩＳＦＥＴにおける、望ましいトラップ位置を示す図。
【図２６】ランタンアルミネートに、Ｖ、Ｃｒ、Ｍｎ、またはＦｅを添加した場合の電子およびホールのアシストレベルを示す図。
【図２７】ランタンアルミネートに、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、またはＲｈを添加した場合の電子およびホールのアシストレベルを示す図。
【図２８】ランタンアルミネートに、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒ、またはＰｔを添加した場合の電子およびホールのアシストレベルを示す図。
【図２９】第３実施形態のＭＩＳＦＥＴにおけるトラップ準位の好ましい範囲を示す図。
【図３０】第３実施形態のＭＩＳＦＥＴにおける、望ましいトラップ位置を示す図。
【図３１】第４実施形態のＭＩＳＦＥＴにおけるトラップ準位の好ましい範囲を示す図。
【図３２】第４実施形態のＭＩＳＦＥＴにおける、望ましいトラップ位置を示す図。
【発明を実施するための形態】
【００１１】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１２】
通常、デバイスの破壊までの寿命はワイブル分布を用いて議論を行う。図１を参照してデバイスの破壊寿命の分布を示すワイブルプロットについて説明する。図１において、横軸は破壊寿命を示しており、縦軸は累積不良率Ｆの関数ｌｎ（−ｌｎ（１−Ｆ））を示している。ここで、ｌｎ（）は、自然対数を表している。この分布の傾きをβとすると、実際のデバイスの寿命は、この累積不良率Ｆが非常に小さい値（例えば、１００ｐｐｍ(parts per million)）のところを指標とするため、ワイブル分布の傾きβが大きくなるほど、寿命は長くなると考えられる。
【００１３】
様々な材料からなるメタルゲート電極を有するｎチャネルＭＩＳＦＥＴ（以下、ｎＭＩＳＦＥＴともいう）のサンプルＡ〜Ｇを作成した。これらのサンプルＡ〜Ｇは、シリコン基板上にゲート絶縁膜として、ＳｉＯ２層と、このＳｉＯ２層上に形成されたＨｆＳｉＯＮ層との積層構造を有し、ゲート絶縁膜の物理膜厚として２．３ｎｍ〜２．５ｎｍでかつ酸化膜換算厚さＥＯＴ（Equivalent Oxide Thickness)が０．９ｎｍ〜１．１ｎｍである。ゲート電極として、サンプルＡはｎ＋ポリシリコン、サンプルＢはＮｉ２Ｓｉ、サンプルＣはＴｉＮ、サンプルＤは膜厚が３ｎｍのＴａリッチのＴａＣ、サンプルＥは膜厚が５ｎｍのＴａリッチのＴａＣ、サンプルＦは膜厚が１０ｎｍのＴａリッチのＴａＣ、サンプルＧは膜厚が１０ｎｍのＣリッチのＴａＣからなっている。
【００１４】
これらのサンプルＡ〜Ｇのワイブル分布の傾きβを、ゲート絶縁膜中を流れる多数キャリアに対する少数キャリアの比に対してプロットしたものを図３に示す。図３からわかるように、これらのサンプルＡ〜Ｇに用いられたゲート絶縁膜は同じであるにも係わらず、ワイブル分布の傾きβはゲート電極材料に強く依存し、ゲート絶縁膜中を流れる多数キャリアに対する少数キャリアの比（＝少数キャリア／多数キャリア）が大きいほど、ワイブル分布の傾きβが大きくなる傾向があることがわかる。このことから、ゲート絶縁膜中の小数キャリアと多数キャリアの比を大きくすることによって、破壊寿命が長くなるように変調させることができると予測される。
【００１５】
更に、ｎ＋ポリシリコンのゲート電極／ＨｆＳｉＯＮ層／ＳｉＯ２層の積層ゲート構造を有するｎＭＩＳＦＥＴにおいて、ストレスの印加方法を変えることにより、ゲート絶縁膜中を流れるキャリアのバランスを変調させ、その際の破壊寿命を調べた。その結果を図４（ａ）、４（ｂ）に示す。ストレスの種類は、図４（ａ）に示すように、３種類ある。第１のストレスは一定の正電圧Ｖｇｓｔ１、すなわちＤＣストレスである。第２のストレスは、第１および第２電圧Ｖｇｓｔ１、Ｖｇｓｔ２の印加期間をそれぞれＴ１、Ｔ２として、交互に印加するものであって、第２電圧Ｖｇｓｔ２が０とするユニポーラストレスである。すなわち、ユニポーラストレスは、正の電圧が周期的に印加されるストレスである。第３のストレスは、第１および第２電圧Ｖｇｓｔ１、Ｖｇｓｔ２の印加期間をそれぞれＴ１、Ｔ２として、交互に印加するものであって、第２電圧Ｖｇｓｔ２が負とするバイポーラストレスである。すなわち、バイポーラストレスは、正の電圧と負の電圧が交互に印加されるストレスである。したがって、ＤＣストレスとユニポーラストレスではゲート絶縁膜中を流れるキャリアのバランスは同じであるが、バイポーラストレスにすると、逆極性のバイアスが印加されるため、ゲート絶縁膜中のキャリアのバランスが変化する。
【００１６】
ゲート絶縁膜に印加したストレスの印加方法は、図４（ｂ）に示すように、第１乃至第５の印加方法で印加した。第１の印加方法は、電圧Ｖｇｓｔ１が２．５ＶであるＤＣストレスを印加し、第２の印加方法は電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が０Ｖで、Ｔ１＝Ｔ２＝１０ｓｅｃとなるユニポーラストレスを印加し、第３の印加方法は、電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が−１Ｖで、Ｔ１＝Ｔ２＝１０ｓｅｃとなるバイポーラストレスを印加し（以下、バイポーラストレス１もいう）、第４の印加方法は、電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が−１Ｖで、Ｔ１が１０ｓｅｃ、Ｔ２が１００ｓｅｃとなるバイポーラストレスを印加し（以下、バイポーラストレス２もいう）、第５の印加方法は、電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が−１Ｖで、Ｔ１が１０ｓｅｃ、Ｔ２が１０００ｓｅｃとなるバイポーラストレスを印加した（以下、バイポーラストレス３もいう）。すなわち、第３乃至第５の印加方法は、それぞれ反転側のストレス時間Ｔ１は一定（１０秒）で、蓄積側のストレス時間Ｔ２を変化させている。バイポーラストレスでＴ２を長くすると、逆バイアス（蓄積側ストレス）でのキャリア注入が増えるため、ストレス印加中の少数キャリアの割合が増加する。
【００１７】
このような第１乃至第５の印加方法を用いてｎＭＩＳＦＥＴにストレスを印加させた際の破壊寿命のワイブルプロットを図５（ａ）、５（ｂ）、５（ｃ）、５（ｄ）、５（ｅ）にそれぞれ示す。図５（ａ）乃至図５（ｅ）からわかるように、ＤＣストレスまたはユニポーラストレスを印加した状態では、ワイブル分布の傾きβはほとんど１．２程度であるのに対して、バイポーラストレスを印加した状態ではワイブル分布の傾きβは１．５〜２．６と大きい値となる。また、バイポーラストレスの蓄積側のストレス時間Ｔ２が長いほどワイブル分布の傾きβが大きくなっていくことがわかった。
【００１８】
ストレスを変化させた場合のワイブル分布の傾きβに関する、少数キャリアと多数キャリアの比の依存性を図６に示す。この図６からもわかるように、ゲート絶縁膜中を流れる多数キャリアに対する少数キャリアの比が大きいほど、ワイブル分布の傾きβが大きくなる傾向がある。
【００１９】
以上の実験結果から、ゲート絶縁膜中の少数キャリアと多数キャリアの比を変えることによって、破壊寿命の分布を変調し、分布の傾きβを大きくすることができることがわかった。
【００２０】
そこで、以下の本発明の各実施形態では、高誘電率の金属酸化層を有するゲート絶縁膜中に添加元素を添加することによって、意図的にゲート絶縁膜を構成する金属酸化層中に電荷（電子または正孔）をトラップ（捕獲または放出）する電荷トラップ（以下、単にトラップともいう）を生成し、この電荷トラップを介した電流を増やすことによって、多数キャリアに対する、少数キャリアの比を大きくし、それによって破壊寿命の分布が急峻な（傾きβの大きい）半導体装置を形成するようにしている。
【００２１】
以下、図面を参照しつつ、本発明の実施形態および実施例について詳細に説明する。なお、以後の説明では、共通の構成に同一の符号を付すものとし、重複する説明は省略する。また、各図は模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、実際の装置を製造する際は、以下の説明と公知の技術を参酌して判断することができる。
【００２２】
（第１実施形態）
本発明の第１実施形態による半導体装置を図７に示す。この半導体装置は、ＭＩＳＦＥＴであって、半導体基板１の半導体領域２に形成される。この半導体領域２は、半導体基板の一部領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ（Silicon On Insulator）基板のＳＯＩ層であってもよい。この半導体領域２には、半導体領域と異なる導電型のソース領域５ａおよびドレイン領域５ｂが離間して形成されている。ソース領域５ａは、接合深さの浅い不純物層６ａと、接合深さの深い不純物層７ａとを有し、ドレイン領域５ｂは、接合深さの浅い不純物層６ｂと、接合深さの深い不純物層７ｂとを有している。ソース領域５ａおよびドレイン領域５ｂとの間の、チャネル３となる半導体領域２上に、界面酸化層１１と、この界面酸化層１１上に形成された高誘電体層１２との積層構造を有するゲート絶縁膜１０が形成されている。界面酸化層１１は、シリコン酸化層もしくはシリコン酸窒化層であり、高誘電体層１２は高誘電率の金属酸化層である。また、ゲート絶縁膜１０上には、金属膜１７と、金属膜上に形成された多結晶シリコン膜１８との積層構造を有するゲート電極１６が形成されている。ゲート絶縁膜１０とゲート電極１６の側面には絶縁体（例えば窒化シリコン）からなるゲート側壁１９が形成されている。ソース領域５ａ、ドレイン領域５ｂ、およびゲート電極１６の多結晶シリコン膜１８上には、金属シリサイド層２０ａ、２０ｂ、２０ｃがそれぞれ形成されている。
【００２３】
ここまでの基本的な構造は、一般的なＭＩＳＦＥＴと同じであるが、本実施形態では、高誘電体層１２には、高誘電率の金属酸化層であって、Ｒｕ、Ｃｒ、Ｏｓ、Ｖ、Ｆｅ、Ｔｃ、Ｎｂ、Ｔａのグループから選択された少なくとも１つの元素が添加されている。これらの添加元素のうち、Ｒｕは、安価で容易に入手することができるとともに、半導体製造プロセスとの相性が良好である。なお、本実施形態においては、金属酸化層を構成する主要金属元素は、ハフニウム、ジルコニウムのうちから選択された少なくとも１つ元素である。
【００２４】
Ｒｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂから選択された元素は、ハフニア（ＨｆＯ）層、ハフニウムシリケート（ＨｆＳｉＯ）層、またはハフニウム窒化シリケート（ＨｆＳｉＯＮ）層、またはハフニウムアルミネート層中に添加されると、第一原理計算から浅いトラップ準位を作ることがわかっている。
【００２５】
図８は、Ｖ、Ｃｒ、Ｍｎがハフニア中に作るトラップ準位を示し、図９は、Ｎｂ、Ｔｃ、Ｒｕがハフニア中に作るトラップ準位を示し、図１０は、Ｔａ、Ｗ、Ｏｓがハフニア中に作るトラップ準位を示す。図８乃至図１０からわかるように、ハフニアの伝導帯の浅い位置にトラップをつくる元素はＶ、Ｎｂ、Ｒｕ、Ｔａ、Ｏｓであり、これらの元素は、ｐＭＩＳＦＥＴに対する添加元素として適しており、価電子帯に近いトラップをつくる元素はＶ、Ｃｒ、Ｔｃ、Ｒｕ、Ｏｓであり、これらの元素はｎＭＩＳＦＥＴに対する添加元素として適している。
【００２６】
以下では、界面酸化層１１となるシリコン酸化層の層厚が１ｎｍで、高誘電体層１２となるハフニウム窒化シリケート層の層厚が１．５ｎｍであるゲート絶縁膜１０中に、添加元素としてＲｕ（ルテニウム）を用いたｐＭＩＳＦＥＴを例に挙げて説明する。図１１に、ｐＭＩＳＦＥＴにおいて流れる電流成分を正孔電流（グラフｇ１）と電子電流（グラフｇ２）に分離して測定した結果を示す。電源電圧Ｖｇ＝−１．１Ｖ付近で、多数キャリアは正孔電流で、少数キャリアは電子電流であることがわかる。
【００２７】
この積層構造を有するゲート絶縁膜を流れる、少数キャリア（電子）によるリーク電流は、
【数１】
で表される。ここで、ｅは素電荷、ｍは真空における電子の質量、ｈはプランク定数、ｋＢはボルツマン定数、Ｔは温度、Ｅは電子の持つエネルギー、Ｅｘ（＝Ｅ−Ｅｖ）は電子のトンネル方向（ｘ軸方向）におけるエネルギー、ＥＦは半導体基板のフェルミレベル、Ｔ＊（Ｅｘ）はゲート絶縁膜を流れる電子の実効的トンネル確率である。本発明の一実施形態では、この式を基に、異なる絶縁層の積層構造のゲート絶縁膜のトラップ準位を計算した。
【００２８】
ｌｏｗ−ｋ層である界面酸化層１１およびｈｉｇｈ−ｋ層となる高誘電体層１２のそれぞれの誘電率をε１およびε２とし、界面酸化層１１および高誘電体層１２にそれぞれかかる電圧をＶ１およびＶ２とするとき、誘電率が異なる絶縁層の積層構造において、電束密度が一定と仮定した場合、それぞれの絶縁層に異なる実電界がかかることになる。そのとき、界面酸化層および高誘電体層にかかる実電界をＥ１およびＥ２とすると、
εｏｘ×Ｅｏｘ＝ε１×Ｅ１＝ε２×Ｅ２ （３）
となる。ここで、εｏｘ（＝３．９）はＳｉＯ２の誘電率である。実電界は、Ｅ１＝Ｖ１／Ｔ１、Ｅ２＝Ｖ２／Ｔ２と定義した。つまり、
ε１×Ｖ１／Ｔ１＝ε２×Ｖ２／Ｔ２ （４）
を満たす。（３）式からわかるように、高誘電体層よりも界面酸化層の方の実電界が強くなる。
【００２９】
アシストレベル（トラップ準位）は、高誘電体層に電圧Ｖ２がかかるため、エネルギーレベルから見ると、Ｖ２の幅を持つことになる。しかし、この状況では、半導体基板のフェルミレベルＥＦはアシストレベルよりも低いため、アシストレベルはリーク電流に影響しない。つまり、低電界では、アシストレベルのない同じ積層構造の絶縁膜と同じリーク電流になる。そのときの実効トンネル確率Ｔ＊（Ｅｘ）は、
【数２】
と表せる。ここで、
φｂ１＊＝φｂ１＋ＥＦ−Ｅｘ、φｂ２＊＝φｂ２＋ＥＦ−Ｅｘ−Ｖ１
であり、ｍ１＊およびｍ２＊は、それぞれ界面酸化層および高誘電体層におけるトンネルする電子の有効質量である。またφｂ１およびφｂ２はそれぞれ界面酸化層および高誘電体層のバリアハイトである。有効質量は典型的な値として０．５ｍとした。ここで、ｍは真空における電子の質量である。また、ＴＦＮは、Fowler-Nordheim（Ｆ−Ｎ）トンネルの確率であって、０≦Ｅｘ＜φｂ＊の場合は、次の（６）式
【数３】
で定義され、φｂ＊≦Ｅｘの場合は、次の（７）式
ＴＦＮ（φｂ＊，ｍ＊，Ｅ）＝１ （７）
で定義される。ここで、ｍ＊はトンネル絶縁膜中をトンネルしている電子の有効質量、φｂ＊はトンネル絶縁膜の実効的なバリアハイト、ＥＦはフェルミレベル、Ｅｘは電子のトンネル方向のエネルギー、ｅは素電荷、ｈはプランク定数、Ｅ１およびＥ２はそれぞれ界面酸化層および高誘電体層における実電界を示す。なお、Ｆ−Ｎトンネルとは、小数キャリア（電子）が絶縁膜の傾斜した伝導帯を通り抜けるトンネルことを意味する。
【００３０】
アシストレベルのある積層構造のゲート絶縁膜に高い電界Ｅｏｘをかけると、電界Ｅｏｘが高いので、それぞれの層にかかる電圧も高くなる。すると、界面酸化層には高い電圧Ｖ１がかかり、高誘電体層にはそれよりも低い電圧Ｖ２がかかる。電界Ｅｏｘがある程度高い場合には、界面酸化層に高い電圧がかかるため、高誘電体層の伝導帯の下端ＥｃがＶ１だけ低くなり、それに伴い、アシストレベルもＶ１低くなり、半導体基板のフェルミレベルＥＦがアシストレベルの高さと重なる。すると、電子がアシストレベルを介してトンネルするようになる。したがって、アシストレベルのある積層構造のゲート絶縁膜においては、アシストレベルは小数キャリア（電子）がトンネルするのをアシストするレベルとして働き、いわゆるＴＡＴ(Trap assisted tunneling)が起きる。ＴＡＴのメカニズムによると、電子が半導体基板からアシストレベルにトンネルする確率をｐ１、電子がアシストレベルから電荷蓄積膜（ＭＩＳＦＥＴにおいては、ゲート電極）にトンネルする確率をｐ２とし、アシストレベルが占有されている確率をｆ（したがって、アシストレベルが非占有である確率は１−ｆ）のとき、定常状態において、電流密度の連続性から、アシストレベルを介して流れる確率Ｐは、
Ｐ＝ｐ１・（１−ｆ）＝ｐ２・ｆ （８）
を満たす。このとき、ｆ＝ｐ１／（ｐ１＋ｐ２）となるので、
Ｐ＝１／（１／ｐ１＋１／ｐ２） （９）
となる。アシストレベルを介さない場合の確率はｐ１とｐ２の積、ｐ１・ｐ２であり、（９）式よりも小さな値となる。それゆえ、アシストレベルを介するとリーク電流は、アシストレベルを介さない場合よりも高くなる。
【００３１】
界面酸化層と高誘電体層の積層構造を有するゲート絶縁膜において、高誘電体層にだけアシストレベルがある場合には、トンネルする電子のエネルギーレベルＥｘとφＴ２の位置関係によってトンネル確率は、次のようにまとめられる。
【数４】
【００３２】
電子がアシストレベルを介さないでトンネルする場合は、高誘電体層と界面酸化層のそれぞれをトンネルする確率の積で表され、アシストレベルのない場合の（５）式と同じになる。アシストレベルを介してトンネルする場合は、
【数５】
となる。ここで、
φＴ２＊＝φＴ２−φｂ２＊
と定義した。また、リーク電流の計算において、電極からゲート絶縁膜に入る電子はすべてアシストレベルに捕獲され放出されると仮定した。
【００３３】
このような式から、トラップがない場合とトラップがある場合の電流が計算される。ここで一例として、ハフニウム窒化シリケートの高誘電体層にＲｕを添加した際のトラップ準位と電子の注入準位を、バンドダイアグラムを用いて模式的に示し説明する。ここでハフニウム窒化シリケートの電子のバリアハイトは１．６ｅＶであり、Ｒｕを添加したことによってできる膜中トラップレベルは１．１ｅＶ付近である。電源電圧（＝−１．１Ｖ）を印加した際、このトラップを介在して電流が流れる。
【００３４】
積層構造を有するゲート絶縁膜において、トラップが無い場合の電子電流に対する、トラップがある場合の電子電流の比に関するゲート電圧Ｖｇの依存性を図１２に示す。高誘電体層（ハフニウム窒化シリケート層）の誘電率εＨＫを１２、界面酸化層（ＳｉＯ２層）の誘電率εＩＬを３．９、高誘電体層のバリアハイトφＨＫを１．６ｅＶ、高誘電体層中のトラップ準位φｔｒａｐを１．１ｅＶ、高誘電体層および界面酸化層のそれぞれの層厚ＴＨＫおよびＴＩＬを１．５ｎｍおよび１ｎｍとした。図１２からわかるように、この積層構造を有するゲート絶縁膜に、電源電圧（＝１．１Ｖ）を印加した際には、トラップの存在によって、電子電流が約５倍増加する。
【００３５】
次に、トラップが膜厚方向のどの位置にあるのが好ましいかについて説明する。トンネル電流は、電極のエネルギーレベルＥｘから絶縁膜を単位面積、単位時間あたりにトンネルした電子数ｄＪ／ｄＥｘを、エネルギーＥｘで積分したものとして表現できる。ＥｘとｄＪ／ｄＥｘとの関係を図１３のグラフｇ１に示す。横軸の０ｅＶはゲート電極における電子のフェルミレベルを示しておりグラフｇ２はゲート絶縁膜のバンドダイアグラムを示している。ここでＥｘが高くなるほどトンネル確率は高くなるが、ゲート電極においてトンネル方向の電子数が少なくなるため、それらのトレードオフにより、電流が極大となるＥｘが決まる。アシストレベルがある場合には、無い場合の極大値（Ｅｘ＝０）に加えてさらにもう一つの極大値（Ｅｘ〜０．１４ｅＶ）を持つ。これは、Ｅｘが高くなるほどトンネル方向の電子数が少なくなるが、アシストレベルのあるＥｘ（〜０．１４ｅＶ）で電子がＴＡＴメカニズムにより伝導するので、トンネル確率が高くなるからである。このとき、膜厚方向のトラップ位置Ｘｔｒａｐは電源電圧を印加した際に電流が極大となるＥｘ＿ｔｒａｐとゲート絶縁膜中のトラップレベル（φｔｒａｐ＝１．１ｅＶ）が交差する位置から求められる。
【００３６】
次に、図１４を参照して膜厚方向のゲート電極からのトラップ位置Ｘｔｒａｐの導出方法について説明する。高誘電体層および界面酸化層にかかる電界ＥＨＫ、ＥＩＬは、それぞれ誘電率εＨＫ、εＩＬの逆数で分配されるため、
εＩＬ×ＥＩＬ＝εＨＫ×ＥＨＫ （ａ）
で表される。高誘電体層にかかる電圧ＶＨＫ、界面酸化層にかかる電圧ＶＩＬはそれぞれ
ＶＨＫ＝ＥＨＫ×ＴＨＫ （ｂ）
ＶＩＬ＝ＥＩＬ×ＴＩＬ （ｃ）
で表され、電源電圧Ｖｇは
Ｖｇ＝ＶＨＫ＋ＶＩＬ
と表される。
【００３７】
図１４からわかるように、高誘電体層における電界ＥＨＫは、
ＥＨＫ＝（φＨＫ−φｔｒａｐ−Ｅｘ＿ｔｒａｐ）／Ｘｔｒａｐ （ｄ）
と表される。（ａ）式〜（ｄ）式により、トラップ位置Ｘｔｒａｐは、
Ｘｔｒａｐ＝（ΦＨＫ−Φｔｒａｐ−Ｅｘ＿ｔｒａｐ）×（ＴＨＫ×εＩＬ＋ＴＩＬ×εＨＫ）／
（Ｖｇ×εＩＬ） （ｅ）
が得られる。このトラップ位置Ｘｔｒａｐは、トラップの分布のピーク位置を示す。
【００３８】
このようにして、トラップ位置Ｘｔｒａｐを導いた結果、例えば、ＳｉＯ２の界面酸化層の層厚が１ｎｍ、ハフニウム窒化シリケート（ＨｆＳｉＯＮ）の高誘電体層の層厚が１．５ｎｍとし、高誘電体層にＲｕを添加した場合、トラップ位置Ｘｔｒａｐ＝１．５ｎｍとなり、ほぼ界面酸化層と高誘電体層との界面近傍にトラップが存在すればよいことがわかった。
【００３９】
ここで、界面酸化層の層厚が１ｎｍ、ハフニウム窒化シリケートの高誘電体層の層厚が１．５ｎｍの積層構造を有するゲート絶縁膜において、トラップが無い場合の電子電流に対する、トラップがある場合の電子電流の比に関するトラップ準位の依存性を図１５に示す。図１５からわかるように、トラップ準位が深いほど、電流が増加する。しかし、デバイスの性能を考えると、あまりリーク電流が増加しすぎると、消費電力の観点から良くないと考えられる。
【００４０】
既に示した図１１は、ＨｆＳｉＯＮの高誘電体層の層厚が２．５ｎｍ、ＳｉＯ２の界面酸化層の層厚が１．０ｎｍである積層構造のゲート絶縁膜を有するｐＭＩＳＦＥＴのリーク電流の実験結果であった。この実験では、キャリアセパレーション法により、電子電流（グラフｇ２）と正孔電流（グラフｇ１）を分離している。図１１からわかるように、電源電圧（＝−１．１Ｖ）付近においては、正孔電流が多数キャリアであり、電子電流が少数キャリアであることから、全体のリーク電流はほぼ正孔電流で決まっている。また図１１からわかるように、電子電流は正孔電流よりも約２桁小さい。そのため、トラップによって流れる電子電流が２桁増えても、多数キャリアと同等にしかリーク電流は増えず、全体のリーク電流へは大きな影響を及ぼさないと考えられる。そこで、ワイブル分布の傾きβを変調させるのに十分で、かつリーク電流を増やし過ぎないようなトラップ準位の領域を限定する必要がある。この限定は、ｐＭＩＳＦＥＴにおいては、電子電流の増加量が２倍〜１００倍となるようなトラップ準位が望ましいと考えられる。
【００４１】
また、ＨｆＳｉＯＮの高誘電体層の層厚が２．５ｎｍ、界面酸化層の層厚が１．０ｎｍである積層構造のゲート絶縁膜を有するｎＭＩＳＦＥＴのリーク電流の実験結果を図１６に示す。ここで、キャリアセパレーション法により、正孔電流（グラフｇ１）と電子電流（グラフｇ２）を分離した。図１６からわかるように、電源電圧（＝１．１Ｖ）付近においては、電子電流が多数キャリアであり、正孔電流が少数キャリアであることから、全体のリーク電流はほぼ電子電流で決まっている。また、図１６からわかるように、電源電圧下（＝１．１Ｖ）では、正孔電流は電子電流よりも約３桁小さい。そのため、ｎＭＩＳＦＥＴにおいてはトラップによって流れる正孔電流が３桁増えても、多数キャリアと同等にしかリーク電流は増えず、全体のリーク電流へは大きな影響を及ぼさないと考えられる。そこで、ワイブル分布の傾きβを変調させるのに十分で、かつリーク電流を増やし過ぎないようなトラップ準位の領域を限定する必要がある。この限定は、ｎＭＩＳＦＥＴにおいては、正孔電流の増加量が２倍〜１０００倍となるようなトラップ準位が望ましいと考えられる。
【００４２】
ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＳｉＯ２の界面酸化層の層厚を１ｎｍとして、ＨｆＳｉＯＮの高誘電体層の層厚を変化させた際の望ましいトラップ準位の領域を計算した結果を図１７（ａ）、１７（ｂ）にそれぞれ示す。ｎＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ層の層厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝２．１９ｅｘｐ（−０．１４９ｘ）と、ｙ＝２．３８ｅｘｐ（−０．１３２ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図１７（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ層の層厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝１．６１ｅｘｐ（−０．２９４ｘ）と、ｙ＝１．６６ｅｘｐ（−０．２３８ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図１７（ｂ））。ここで、ｅｘｐ（）は、自然対数の底をｅとしたとき、ｅの指数関数を表す。これらの領域は、それぞれの膜厚、ｎＭＩＳＦＥＴ，ｐＭＩＳＦＥＴにおいて、図１５に示したようなトラップによる電流の増加量のトラップ準位の依存性を調べることにより、計算した。
【００４３】
また、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＳｉＯ２の界面酸化層の層厚を１ｎｍとして、ＨｆＳｉＯＮの高誘電体層の層厚を変化させた際における、ＨｆＳｉＯＮ層とＳｉＯ２層との界面からのトラップ位置の、ＨｆＳｉＯＮ層の層厚の依存性を計算した結果を図１８（ａ）、１８（ｂ）にそれぞれ示す。図１８（ａ）、１８（ｂ）からわかるように、トラップ位置は、ほぼＨｆＳｉＯＮ層とＳｉＯ２層との界面近傍に分布していることが望ましい（図１８（ａ）、１８（ｂ）の斜線部分）。
【００４４】
次に、高誘電体層中に添加される元素の量について説明する。高誘電体層としてＨｆＯ２層をとり、添加元素としてＲｕを例にとって説明する。ＨｆＯ２の格子定数をａとしたとき、ａ×ａ×ａユニット中にはＨｆＯ２が４組入る。したがって、２ａ×２ａ×２ａユニット中には、Ｈｆが３２個、酸素が６４個入る。２ａ×２ａ×２ａユニットの中に１つ以上のＲｕを導入して、ＲｕをＨｆと置換した場合は、隣接する添加元素との相互作用が生じ、金属的なバンド（ホッピングが可能なレベル）を形成し、高誘電体層の絶縁特性に問題が生じる。２ａ×２ａ×２ａユニットの中に１つのＲｕを導入して、ＲｕをＨｆと置換した場合のＲｕの濃度は、１／（３２＋６４）×１００＝１．０４ａｔ％となる。すなわち、添加元素の濃度が１ａｔ％を超えると、高誘電体層の絶縁特性に問題が生じることになる。
【００４５】
しかし、３ａ×３ａ×３ａユニット中に１個のＲｕを添加した場合には、添加元素であるＲｕは完全に局在化し、隣接する添加元素との相互作用は完全になくなる。この３ａ×３ａ×３ａユニット中には、１０８（３３×４）個のＨｆと、２１６個の酸素が入る。したがって、完全に局在化される場合の添加物Ｒｕの濃度は、１／（１０８＋２１６）×１００＝０．３１ａｔ％となる。すなわち、高誘電体層に添加元素が添加されても、高誘電体層の絶縁特性を良好な状態に保つためには、添加元素の濃度の上限値は、０．３１ａｔ％となる。この上限値は、添加元素の材料にはよらないが、高誘電体層の材料によって変化する。後述する実施形態において、高誘電体層として用いられるＬａＡｌＯ３を用いた場合は、同様にして求めると、１／２３０×１００＝０．４３ａｔ％となる。また、下限値としては、一つのＭＩＳＦＥＴに添加元素が１個入るとした時の値であり、１×１０−１６ａｔ％である。このように、添加元素の添加濃度は、高誘電体層の材料に応じて変化するために、添加元素の量として密度をとる。３ａ×３ａ×３ａユニット中に１個のＲｕを添加した場合の密度は、１／（３ａ×３ａ×３ａ）＝２．９６×１０２０ｃｍ−３となる。すなわち、高誘電体層に添加元素が添加されても、高誘電体層の絶縁特性を良好な状態に保つためには、添加元素の密度の上限値は、２．９６×１０２０ｃｍ−３となる。また、添加元素の密度の下限値は、１×１０１５ｃｍ−３となる。この下限値は、濃度の下限値１×１０−１６ａｔ％に対応する値である。
【００４６】
なお、ゲート絶縁膜からの金属の拡散を防止するために、ゲート絶縁膜にＷ（タングステン）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、またはＴａ（タンタル）の金属元素を５ａｔ％以下の濃度となるように添加する技術が特開２００５−１８３４２２号公報に開示されている。しかし、上述したように、１ａｔ％以上の金属元素を添加した場合には、ゲート絶縁膜は金属化し、絶縁膜としては機能しない。そして、このようなことは、特開２００５−１８３４２２号公報に開示されていないし、示唆する記載もない。
【００４７】
次に、本実施形態の半導体装置の製造方法について説明する。図１９（ａ）乃至１９（ｃ）は本実施形態の半導体装置の製造工程を示す断面図である。
【００４８】
まず、図１８（ａ）に示すように、半導体基板１の半導体領域（例えば、シリコンからなる半導体領域）２上に、熱酸化や水蒸気燃焼酸化により、界面酸化層となるシリコン酸化層を０．６ｎｍ〜１．５ｎｍの厚さに形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）法、またはスパッタ法により、ハフニウムシリケート（ＨｆＳｉＯ）層を１ｎｍ〜３ｎｍ堆積する。続いてプラズマ窒化やアンモニア窒化などにより、ハフニウムシリケート（ＨｆＳｉＯ）層に窒素を導入し、ハフニウム窒化シリケート（ＨｆＳｉＯＮ）層１２とする。ここで導入する窒素の量はハフニウム窒化シリケート層１２が相分離や結晶化が起こらない必要最小の量である。続いて、Ｒｕ層１３をスパッタ法もしくはＡＬＤ法を用いて堆積する（図１９（ａ））。このＲｕ層１３の堆積は、後述する熱処理によってＲｕをＨｆＳｉＯＮ層１２へ添加（導入）するためである。なお、Ｒｕのハフニウムシリケート層１２中への導入は、Ｒｕ層１３を堆積するかわりに、イオン注入法を用いて行ってもよい。Ｒｕの添加量の範囲は、密度として、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となる。
【００４９】
次に、図１９（ｂ）に示すように、Ｒｕ層１３上に、ＴｉＮもしくはＴａＣなどの金属膜７を２ｎｍから５０ｎｍ程度の厚さに堆積する。その上に、例えば不純物を添加した多結晶シリコン膜１８を１０ｎｍから１μｍ程度の厚さに堆積する。続いて、多結晶シリコン膜１８、金属膜１７、Ｒｕ層１３、ハフニウム窒化シリケート層１２、およびシリコン酸化層１１を、ＲＩＥ(Reactive Ion Etching)などの異方性エッチングによって選択的にエッチングすることにより、ゲート構造を作成する。このゲート構造中の金属膜１７および多結晶シリコン膜１８がゲート電極１６を構成する。そして、このゲート構造をマスクにイオン注入を行い、接合深さの浅い不純物層６ａ、６ｂを形成する（図１９（ｂ））。
【００５０】
次に、図１９（ｃ）に示すように、全面にシリコン窒化膜などの絶縁膜を堆積した後にエッチバックすることにより、ゲート構造の側部にゲート側壁１９を形成する。その後、ゲート構造およびゲート側壁１９をマスクとしてイオン注入することにより、不純物層６ａ、６ｂよりも高濃度に不純物が注入された不純物層７ａ、７ｂを形成する。続いて、これらの不純物層に注入された不純物を活性化するための熱処理を行う。不純物層６ａおよび不純物層７ａがソース領域５ａを構成し、不純物層６ｂおよび不純物層７ｂがドレイン領域５ｂを構成する。この活性化のための熱処理により、Ｒｕ層１３中のＲｕ原子がハフニウム窒化シリケート層１２中に拡散し、Ｒｕが添加されたハフニウム窒化シリケート層１２となる。本実施形態においては、Ｒｕをハフニウム窒化シリケート層１２中に拡散するための熱処理は、不純物層６ａ、６ｂ、７ａ、７ｂの活性化のための熱処理によって行ったが、ゲート電極１６となる多結晶シリコン膜１８中の不純物の活性化の熱処理によって行ってもよい。また、これらの熱処理によらず、付加的な熱処理によって行ってもよい。この熱処理を行うことで、その熱処理条件に依存したような分布でＲｕ層１３中のＲｕ原子はハフニウム窒化シリケート層１２中に拡散する。ここで、Ｒｕ原子は優先的に、ハフニウム窒化シリケート層１２中のＨｆ原子と置き換わり、シリコン酸化層１１へは拡散しない。シリコン酸化層１１と、Ｒｕが添加されたハフニウム窒化シリケート層１２とによってゲート絶縁膜１０が構成される。
【００５１】
これ以降は、周知の技術を用いて、ゲート電極１６、ソース／ドレイン領域５ａ、５ｂ上に金属シリサイド１１を形成することによって、図７に示す本実施形態のＭＩＳＦＥＴが完成する。
【００５２】
なお、高誘電体層中に添加される元素の添加方法は、上述した方法の他にも、ＣＶＤ法またはＡＬＤ法または、スパッタ法により、ハフニウム窒化シリケートなどの高誘電体層を堆積し、その後、ゲート電極（金属膜１７および多結晶シリコン膜１８）を堆積した後、ＣＶＤ法、またはＡＬＤ法、またはスパッタ法により、ゲート電極上に添加元素の層を堆積し、その後の熱処理によって絶縁膜中に拡散させることができる。
【００５３】
また、ハフニウム窒化シリケートなどの高誘電体層をＡＬＤ法もしくはスパッタ法で堆積する途中で、添加元素をＡＬＤ法、スパッタ法により堆積し、その後、再度ハフニウムシリ窒化ケート層をＡＬＤ法もしくはスパッタ法で堆積し、高誘電体層中に添加元素を導入することもできる。
【００５４】
もしくは、シリコン基板上にＳｉＯ２の界面酸化層を堆積（もしくは熱酸化によって作製）した後、界面酸化層上に添加元素の層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積させ、その上にハフニウム窒化シリケートなどの高誘電体層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積し、その後の熱処理によって高誘電体層中に拡散させることもできる。
【００５５】
以上説明したように、本実施形態によれば、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する少数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【００５６】
なお、本実施形態では、界面酸化層はシリコン酸化層であったが、シリコン酸窒化層であってもよい。
【００５７】
また、本実施形態においては、高誘電体層として、ハフニウム窒化シリケートの代わりにハフニア、ハフニウムシリケート、ハフニウムアルミネート等のハフニウムの酸化物を用いることができる。
【００５８】
なお、本実施形態では高誘電体層としてハフニウム窒化シリケートを用い、添加物としてＲｕを用いて説明した。Ｈｆの代わりに、Ｈｆとほぼ同じ特性を有するＺｒを含む酸化物の高誘電体層を用いることができる。添加元素として、Ｒｕに換えて、Ｎｂ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、またはＴａを用いることができる。また、本実施形態ではｐＭＩＳＦＥＴであったが、ｎＭＩＳＦＥＴにも適用することができる。
【００５９】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図２０に示す。本実施形態の半導体装置は、図７に示す第１実施形態の半導体装置において、界面酸化層１１を除去した構成、すなわち、ゲート絶縁膜１０が高誘電体層１２のみからなっている構成となっている。このような構成の半導体装置は、半導体基板１の半導体領域２に離間して形成されたソース領域５ａおよびドレイン領域５ｂと、ソース領域５ａとドレイン領域５ｂとの間のチャネル３となる半導体領域２上に設けられた高誘電体層１２からなるゲート絶縁膜１０と、このゲート絶縁膜１０上に設けられたゲート電極１６とを備えている。ソース領域５ａは、接合深さの浅い不純物層６ａと、接合深さの深い不純物層７ａとを有し、ドレイン領域５ｂは、接合深さの浅い不純物層６ｂと、接合深さの深い不純物層７ｂとを有している。ゲート電極１６は、ゲート絶縁膜１０上に設けられた金属膜１７と、この金属膜１７上に設けられた多結晶シリコン膜１８とを有している。ゲート電極１６の側部には、絶縁体（例えば、窒化シリコン）からなるゲート側壁１９が設けられている。また、ソース領域５ａ、ドレイン領域５ｂ、およびゲート電極１６の多結晶シリコン膜１８上には、金属シリサイド層２０ａ、２０ｂ、２０ｃがそれぞれ形成されている。
【００６０】
本実施形態の半導体装置においても、第１実施形態と同様に、高誘電体層１２には、Ｒｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂの選択された少なくとも１つの元素が添加されており、その密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となっている。
【００６１】
ここで、一例として、高誘電体層として１．５ｎｍのハフニウム窒化シリケート膜（ＨｆＳｉＯＮ膜）にＲｕを添加した際のトラップ準位と電子の注入準位を、バンドダイアグラムを参照して説明する。ハフニウム窒化シリケートの電子のバリアハイトは１．６ｅＶであり、Ｒｕを添加したことによってできるハフニウム窒化シリケート膜中のトラップレベルは１．１ｅＶ付近である。電源電圧（＝−１．１Ｖ）を印加した際、このトラップを介在して電流が流れる。トラップが無い場合の電子電流に対する、トラップがある場合（Ｒｕを添加した際）の電子電流の比に関する印加電圧の依存性を図２１に示す。ここで、電源電圧（−１．１Ｖ）を印加した際に、トラップの存在によって、電子電流が約２５倍増加することがわかる。
【００６２】
次に、トラップが膜厚方向のどの位置にあるのが好ましいかについては、第１実施形態で説明したように、電源電圧を印加した際に電流が極大となるＥｘ＿ｔｒａｐとゲート絶縁膜中のトラップレベル（φｔｒａｐ＝１．１ｅＶ）が交差する位置から求められる。
【００６３】
次に、図２２を参照して膜厚方向のゲート電極からのトラップ位置Ｘｔｒａｐの導出方法について説明する。高誘電体層にかかる電圧ＶＨＫは、
ＶＨＫ＝ＥＨＫ×ＴＨＫ （ｆ）
で表され、電源電圧Ｖｇは
Ｖｇ＝ＶＨＫ （ｇ）
と表される。
【００６４】
図２２からわかるように、高誘電体層における電界ＥＨＫは、
ＥＨＫ＝（φＨＫ−φｔｒａｐ−Ｅｘ＿ｔｒａｐ）／Ｘｔｒａｐ （ｈ）
と表される。（ｆ）式〜（ｈ）式により、トラップ位置Ｘｔｒａｐは、
Ｘｔｒａｐ＝（ΦＨＫ−Φｔｒａｐ−Ｅｘ＿ｔｒａｐ）×ＴＨＫ／Ｖｇ （ｉ）
が得られる。
【００６５】
このようにしてＸｔｒａｐを導いた結果、ハフニウム窒化シリケート膜のゲート絶縁膜の膜厚を１．５ｎｍとし、このハフニウム窒化シリケート膜にＲｕを添加した場合、Ｘｔｒａｐ＝０．８ｎｍとなり、トラップはハフニウム窒化シリケートのゲート絶縁膜中の中央よりＳｉ基板側にあるのが望ましいと考えられる。
【００６６】
次に、ハフニウム窒化シリケートのゲート絶縁膜の膜厚が１．５ｎｍであるときのトラップが無い場合の電子電流に対する、トラップがある場合の電子電流の比に関するトラップ準位の依存性を図２３に示す。図２３からわかるように、トラップ準位が深いほど、電流が増加する。しかし、あまりリーク電流が増加しすぎると、消費電力の観点から良くないと考えられる。このため、第１実施形態で説明したように、ワイブル分布の傾きβを変調させるのに十分で、かつリーク電流を増やしすぎないようなトラップ準位の領域を限定する必要がある。すなわち第１実施形態と同様に、ｐＭＩＳＦＥＴにおいては、電子電流の増加量が２倍〜１００倍となるようなトラップ準位が望ましく、ｎＭＩＳＦＥＴにおいては、正孔電流の増加量が２倍〜１０００倍となるようなトラップ準位が望ましいと考えられる。
【００６７】
ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＨｆＳｉＯＮ膜１２の膜厚を変化させた際の望ましいトラップ準位の領域を計算した結果を図２４（ａ）、２４（ｂ）にそれぞれ示す。ｎＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ膜の膜厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝１．６６ｅｘｐ（−０．０８０６ｘ）と、ｙ＝２．３７ｅｘｐ（−０．１３０ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２４（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ膜１２の膜厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝１．１１ｅｘｐ（−０．２２５ｘ）と、ｙ＝１．６８ｅｘｐ（−０．２２５ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２４（ｂ））。これらの領域は、それぞれの膜厚、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴにおいて、図２３に示したようなトラップによる電流の増加量のトラップ準位の依存性を調べることにより、計算した。
【００６８】
また、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＨｆＳｉＯＮ膜１２の膜厚を変化させた際における、半導体領域２との界面からのトラップ位置のＨｆＳｉＯＮ膜１２の膜厚依存性を図２５（ａ）、２５（ｂ）に示す。この結果から、トラップはほぼハフニウム窒化シリケート膜の中央から半導体領域側に分布していることが望ましい。
【００６９】
本実施形態の半導体装置の製造方法は、第１実施形態の半導体装置の製造方法において、界面酸化層の形成工程を行わないで、半導体領域２上に直接、高誘電体層１２の形成を行う以外は、第１実施形態と同様の工程で行う。
【００７０】
以上説明したように、本実施形態によれば、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する小数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【００７１】
なお、本実施形態では高誘電体層としてハフニウムシリケートを用い、添加物としてを用いて説明した。Ｈｆの代わりに、Ｚｒ、Ｔｉ、Ａｌ、Ｙ、Ｌａ、Ｃｅ、あるいはその他の希土類金属元素を含む酸化物の高誘電体層を用いることができる。添加元素として、Ｒｕに換えて、Ｎｂ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃを用いることができる。また、本実施形態ではｐＭＩＳＦＥＴであったが、ｎＭＩＳＦＥＴにも適用することができる。
【００７２】
（第３実施形態）
本発明の第３実施形態による半導体装置を説明する。
【００７３】
図７に示す第１実施形態の半導体装置においては、ゲート絶縁膜１０を構成する高誘電体層１２はハフニウムを含む酸化物からなっていた。第３実施形態においては、ゲート絶縁膜１０を構成する高誘電体層１２として、ランタンを含む酸化物、例えばランタンシリケートを用いた構成となっている。すなわち、ゲート絶縁膜１０の高誘電体層１２の材料が異なっている以外は、第１実施形態の半導体装置と同じ構成を有している。
【００７４】
本実施形態における高誘電体層１２としては、ランタン酸化物、ランタンシリケート、ランタンアルミネート、ランタンアルミシリケートのいずれかを用いることができる。そして、この高誘電体層１２には、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｈ、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つの元素が添加される。その添加元素の好ましい密度の範囲は、第１実施形態で説明したように、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となっている。
【００７５】
これらの添加元素は、またはランタノイド系の元素を含む絶縁膜中で、トラップ準位を作ることが第一原理計算からわかっている。図２６、図２７、図２８に、上記添加元素がＬａＡｌ２Ｏ３中に作るトラップ準位を示す。図中に示したトラップ準位は実線で示したものはＬａを添加元素で置換した場合にできる準位で、破線で示したものＡｌを添加元素で置換した場合にできるトラップ準位である。そのため、絶縁膜がランタンアルミネート、ランタンアルミシリケートにおいては、添加物がＬａと置換する場合とＡｌ置換する場合が考えられ、図２６〜図２８中の実線および点線の両方のトラップ準位ができうる。また、絶縁膜がランタン酸化物、ランタンシリケートの場合は、添加物がＬａと置換する場合のトラップ準位（図２６〜図２８に示す実線）ができる。
【００７６】
ここで、ランタンアルミネート、ランタンアルミシリケートにおいて、伝導帯に近い準位にトラップをつくる元素はＺｒ、Ｎｂ、Ｔｃ、Ｈｆ、Ｔａ、Ｒｅであり、これらの元素は、ｐＭＩＳＦＥＴに対して添加する元素として好ましい。価電子帯に近い準位にトラップをつくる元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒであり、これらの元素は、ｎＭＩＳＦＥＴに対して添加する元素として好ましい。また、ランタン酸化物、ランタンシリケートにおいては、伝導帯に近い準位にトラップをつくる元素は、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａであり、これらの元素は、ｐＭＩＳＦＥＴに対して添加する元素として好ましい。価電子帯に近い準位にトラップを作る元素はＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒであり、これらの元素は、ｎＭＩＳＦＥＴに対して添加する元素として好ましい。
【００７７】
次に、第１実施形態で述べたような手順に従って、ワイブル分布の傾きβを大きくするために必要な、トラップ準位とそのトラップの膜厚方向の位置を求めた結果を図２９（ａ）乃至図３０（ｂ）に示す。ここでランタンアルミネートの誘電率は２５と、電子に対するバリアハイトは２．４ｅＶ、正孔に対するバリアハイトは３．０ｅＶを用いた。ｎＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３層の層厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝２．９１ｅｘｐ（−０．１０５ｘ）と、ｙ＝３．１３ｅｘｐ（−０．０９７７ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２９（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３層の層厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝２．４０ｅｘｐ（−０．１３９ｘ）と、ｙ＝２．４９ｅｘｐ（−０．１２７ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２９（ｂ））。
【００７８】
図２９（ａ）、２９（ｂ）に示す結果に基づいて、それぞれの高誘電体層１２の層厚、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴに対して、適切な元素を図２６〜図２８から選ぶことができる。ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＬａＡｌ２Ｏ３層１２の膜厚を変化させた際における、半導体領域２との界面からのトラップ位置のＬａＡｌ２Ｏ３層１２の層厚依存性を図３０（ａ）、３０（ｂ）に示す。そして、図３０（ａ）、３０（ｂ）に示すような位置にピークを持つように、添加元素を分布させることが望ましい。高誘電体層１２となるランタンアルミネート層が２ｎｍよりも厚いときには、図３０（ａ）、３０（ｂ）からわかるように、ランタンアルミネート層のほぼ中央に分布していることが望ましく、ランタンアルミネート層が２ｎｍよりも薄い時にはランタンアルミネート層と、界面酸化層となるＳｉＯ２の層との界面の近傍領域に分布していることが望ましい。
【００７９】
このような元素の入れ方は、ＣＶＤ法またはＡＬＤ法または、スパッタ法により、ランタンアルミネートなどの絶縁層を堆積した後、もしくはゲート電極を堆積した後、ＣＶＤ法、またはＡＬＤ法、またはスパッタ法により、添加元素の層を堆積させ、その後の熱処理によって絶縁膜中に拡散させることができる。
【００８０】
また、ランタンアルミネートなどの絶縁層をＡＬＤ法もしくはスパッタ法で堆積する途中で、添加元素の層をＡＬＤ法、スパッタ法により堆積させ、その後また、ランタンアルミネートなどの絶縁層をＡＬＤ法もしくはスパッタ法で堆積させ、絶縁層中に添加元素を導入することもできる。もしくは、シリコン基板上に界面酸化層となるＳｉＯ２層を堆積もしくは熱酸化によって形成した後、ＳｉＯ２層上に添加元素の層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積させ、その上にランタンアルミネートなどの絶縁層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積させ、その後の熱処理によって絶縁層中に拡散させることもできる。もしくは、絶縁層の堆積後、イオン注入によっても絶縁層中に添加元素を導入することができる。
【００８１】
なお、本実施形態では、界面酸化層はシリコン酸化層であったが、シリコン酸窒化層であってもよい。
【００８２】
本実施形態においては、高誘電体層はＬａを含んでいたがＬａの代わりにランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）から選択された少なくとも１つの元素を含んでいてもよい。
【００８３】
以上説明したように、本実施形態によれば、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する小数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【００８４】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を説明する。
【００８５】
本実施形態の半導体装置は、第３実施形態の半導体装置において、ゲート絶縁膜１０から界面酸化層１１を削除した構成となっている。すなわち、本実施形態においては、ゲート絶縁膜１０は、ランタンアルミネート等の高誘電体層１２からなっている。
【００８６】
この第４実施形態においては、高誘電体層１２に添加する添加元素は、第３実施形態で説明したと同様の添加元素が用いられ、その好ましい密度の範囲は、第１実施形態で説明したように、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となっている。
【００８７】
次に、第１実施形態で述べたような手順に従って、ワイブル分布の傾きβを大きくするために必要な、トラップ準位とそのトラップの膜厚方向の位置を求めた結果を図３１（ａ）乃至図３１（ｂ）に示す。ここで、ゲート絶縁膜１０は、高誘電体層１２としてランタンアルミネート膜（ＬａＡｌ２Ｏ３膜）からなっており、ランタンアルミネートの誘電率は２５と、電子に対するバリアハイトは２．４ｅＶ、正孔に対するバリアハイトは３．０ｅＶを用いた。ｎＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３膜の膜厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝２．２９ｅｘｐ（−０．０５８５ｘ）と、ｙ＝２．７２ｅｘｐ（−０．０７５３ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図３１（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３膜の膜厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝１．７６ｅｘｐ（−０．０８１１ｘ）と、ｙ＝２．９０ｅｘｐ（−０．１９３ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図３１（ｂ））。
【００８８】
図３１（ａ）、３１（ｂ）に示す結果に基づいて、それぞれの高誘電体層１２としてのアルミネート膜（ＬａＡｌ２Ｏ３膜）の膜厚、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴに対して、適切な元素を図２６〜図２８から選ぶことができる。ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＬａＡｌ２Ｏ３膜１２の膜厚を変化させた際における、半導体領域２との界面からのトラップ位置のＬａＡｌ２Ｏ３膜１２の膜厚依存性を図３２（ａ）、３２（ｂ）に示す。そして、図３２（ａ）、３２（ｂ）に示すような位置にピークを持つように、添加元素を分布させることが望ましい。添加元素は、ＬａＡｌ２Ｏ３膜１２の中央から半導体領域２側に分布していることが望ましい。
【００８９】
なお、高誘電体層１２への添加元素の導入は、第３実施形態で説明したと同じ方法で行う。
【００９０】
以上説明したように、本実施形態も第３実施形態と同様に、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する小数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【符号の説明】
【００９１】
１ 半導体基板（シリコン基板）
２ 半導体領域（シリコン領域）
３ チャネル
５ａ ソース領域
５ｂ ドレイン領域
６ａ、６ｂ 不純物層
７ａ、７ｂ 不純物層
１０ ゲート絶縁膜
１１ 界面酸化層（ＳｉＯ２層）
１２ 高誘電体層
１３ Ｒｕ層
１６ ゲート電極
１７ 金属膜
１８ 多結晶シリコン膜
１９ ゲート側壁
２０ａ、２０ｂ、２０ｃ 金属シリサイド層
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）においては、キャリアの膜中での直接トンネリング現象に起因してゲート電極と基板との間のリーク電流が増加することが問題とされており、こうしたトンネリング現象を回避すべく、ＳｉＯ２よりも比誘電率が大きい材料を用いてゲート絶縁膜を形成することが提案されている。具体的には、ＺｒＯ２やＨｆＯ２、あるいはそれとＳｉＯ２との化合物いわゆるシリケート等をはじめとする高誘電率の金属酸化物である。
【０００３】
さらに、ゲート電極の空乏化による特性劣化、および閾値電圧の調整のため、ゲート電極には従来のポリシリコンに代わって、金属材料を使用することが検討されている。
【０００４】
また、高誘電率の金属酸化層を有するゲート絶縁膜を備えたＭＩＳＦＥＴにおいては、ゲート絶縁膜の破壊寿命は、デバイスの保証をするために十分ではなく、ゲート絶縁膜をさらに高信頼化する必要がある。デバイスの寿命保障を行うためには通常、統計処理を行い、必要な面積、不良率に換算して、寿命を求める。特に、高誘電率の金属酸化層を有するゲート絶縁膜を備えたＭＩＳＦＥＴは、破壊寿命の分布が広すぎることが報告されている（例えば、非特許文献１参照）。このため、デバイスの保証に必要な面積、不良率に換算すると、非常に寿命が短くなってしまう。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. Inumiya et al., "DETERMINATION OF TIME TO BE BREAKDOWN OF 0.8-1.2 NM EOT HfSiON GATE DIELECTRICS WITH Poly-Si AND METAL GATE ELECTRODES" IEEE 06CH37728 44th Annual International Reliability Physics Symposium, Sa Joes, 2006, pp184-188
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたものであって、寿命を可及的に長くすることのできるＭＩＳＦＥＴを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による半導体装置は、半導体領域が形成された半導体基板と、前記半導体領域に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有するＭＩＳＦＥＴを備え、前記金属酸化層に含まれる前記金属はＨｆ、Ｚｒのうちから選択された少なくとも１つであり、前記金属酸化層は、更にＲｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂのうちから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする。
【０００８】
また、本発明の第２の態様による半導体装置は、半導体領域が形成された半導体基板と、前記半導体領域に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有するＭＩＳＦＥＴを備え、前記金属酸化層に含まれる前記金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された少なくとも１つであり、前記金属酸化層は、更にＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｈ、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、寿命を可及的に長くすることの可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】破壊寿命の分布（ワイブルプロット）による寿命の変化を示す図。
【図２】複数のサンプルの内容を示す図。
【図３】各サンプルにおける、ワイブル分布の傾きβと、各サンプル中を流れる多数キャリア／少数キャリアの相関を示す図。
【図４】ＭＩＳＦＥＴに印加するストレスの波形とストレス印加条件を示す図。
【図５】図４に示す各ストレス条件に対する、複数のサンプルのワイブル分布を示す図。
【図６】図４に示すストレス条件を印加した際のワイブル分布の傾きと、ストレス印加中における多数キャリアに対する少数キャリアの比との相関を示す図。
【図７】第１実施形態による半導体装置を示す断面図。
【図８】ハフニアに、Ｖ、Ｃｒ、またはＭｎを添加した場合に形成される電子およびホールのアシストレベルを示す図。
【図９】ハフニアに、Ｎｂ、Ｔｃ、またはＲｕを添加した場合に形成される電子およびホールのアシストレベルを示す図。
【図１０】ハフニアに、Ｔａ、Ｗ、Ｏｓを添加した場合に形成される電子およびホールのアシストレベルを示す図。
【図１１】ゲート絶縁膜がＳｉＯ２層とＨｆＳｉＯＮ層との積層構図を有するｐＭＩＳＦＥＴにおいて流れる電流成分を示す図。
【図１２】ｐＭＩＳＦＥＴにおいてトラップが無いときの電子電流に対する電子トラップがあるときの電子電流の比に関する印加電圧依存性を示す図。
【図１３】Ｅｘと、ｄＪ／ｄＥｘとの関係を示す図。
【図１４】電源電圧下での、トラップレベルと、電子の注入レベルの関係を示す模式図。
【図１５】ｐＭＩＳＦＥＴにおいてトラップが無いときの電子電流に対するトラップがあるときの電子電流の比に関するトラップレベルの依存性を示す図。
【図１６】ゲート絶縁膜がＳｉＯ２層とＨｆＳｉＯＮ層との積層構造を有するｎＭＩＳＦＥＴにおいて流れる電流成分を示す図。
【図１７】ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴのトラップ準位の好ましい範囲を示す図。
【図１８】ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの、望ましいトラップ位置の範囲を示す図。
【図１９】第１実施形態のＭＩＳＦＥＴの製造工程を示す断面図。
【図２０】第２実施形態による半導体装置を示す断面図。
【図２１】トラップが無いときの電子電流に対する電子トラップがあるときの電子電流の比に関する印加電圧依存性を示す図。
【図２２】電源電圧下での、トラップレベルと電子の注入レベルの関係を示す模式図。
【図２３】トラップが無いときの電子電流に対する電子トラップがあるときの電子電流の比に関するトラップレベル依存性を示す図。
【図２４】第２実施形態のＭＩＳＦＥＴにおけるトラップ準位の好ましい範囲を示す図。
【図２５】第２実施形態のＭＩＳＦＥＴにおける、望ましいトラップ位置を示す図。
【図２６】ランタンアルミネートに、Ｖ、Ｃｒ、Ｍｎ、またはＦｅを添加した場合の電子およびホールのアシストレベルを示す図。
【図２７】ランタンアルミネートに、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、またはＲｈを添加した場合の電子およびホールのアシストレベルを示す図。
【図２８】ランタンアルミネートに、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒ、またはＰｔを添加した場合の電子およびホールのアシストレベルを示す図。
【図２９】第３実施形態のＭＩＳＦＥＴにおけるトラップ準位の好ましい範囲を示す図。
【図３０】第３実施形態のＭＩＳＦＥＴにおける、望ましいトラップ位置を示す図。
【図３１】第４実施形態のＭＩＳＦＥＴにおけるトラップ準位の好ましい範囲を示す図。
【図３２】第４実施形態のＭＩＳＦＥＴにおける、望ましいトラップ位置を示す図。
【発明を実施するための形態】
【００１１】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１２】
通常、デバイスの破壊までの寿命はワイブル分布を用いて議論を行う。図１を参照してデバイスの破壊寿命の分布を示すワイブルプロットについて説明する。図１において、横軸は破壊寿命を示しており、縦軸は累積不良率Ｆの関数ｌｎ（−ｌｎ（１−Ｆ））を示している。ここで、ｌｎ（）は、自然対数を表している。この分布の傾きをβとすると、実際のデバイスの寿命は、この累積不良率Ｆが非常に小さい値（例えば、１００ｐｐｍ(parts per million)）のところを指標とするため、ワイブル分布の傾きβが大きくなるほど、寿命は長くなると考えられる。
【００１３】
様々な材料からなるメタルゲート電極を有するｎチャネルＭＩＳＦＥＴ（以下、ｎＭＩＳＦＥＴともいう）のサンプルＡ〜Ｇを作成した。これらのサンプルＡ〜Ｇは、シリコン基板上にゲート絶縁膜として、ＳｉＯ２層と、このＳｉＯ２層上に形成されたＨｆＳｉＯＮ層との積層構造を有し、ゲート絶縁膜の物理膜厚として２．３ｎｍ〜２．５ｎｍでかつ酸化膜換算厚さＥＯＴ（Equivalent Oxide Thickness)が０．９ｎｍ〜１．１ｎｍである。ゲート電極として、サンプルＡはｎ＋ポリシリコン、サンプルＢはＮｉ２Ｓｉ、サンプルＣはＴｉＮ、サンプルＤは膜厚が３ｎｍのＴａリッチのＴａＣ、サンプルＥは膜厚が５ｎｍのＴａリッチのＴａＣ、サンプルＦは膜厚が１０ｎｍのＴａリッチのＴａＣ、サンプルＧは膜厚が１０ｎｍのＣリッチのＴａＣからなっている。
【００１４】
これらのサンプルＡ〜Ｇのワイブル分布の傾きβを、ゲート絶縁膜中を流れる多数キャリアに対する少数キャリアの比に対してプロットしたものを図３に示す。図３からわかるように、これらのサンプルＡ〜Ｇに用いられたゲート絶縁膜は同じであるにも係わらず、ワイブル分布の傾きβはゲート電極材料に強く依存し、ゲート絶縁膜中を流れる多数キャリアに対する少数キャリアの比（＝少数キャリア／多数キャリア）が大きいほど、ワイブル分布の傾きβが大きくなる傾向があることがわかる。このことから、ゲート絶縁膜中の小数キャリアと多数キャリアの比を大きくすることによって、破壊寿命が長くなるように変調させることができると予測される。
【００１５】
更に、ｎ＋ポリシリコンのゲート電極／ＨｆＳｉＯＮ層／ＳｉＯ２層の積層ゲート構造を有するｎＭＩＳＦＥＴにおいて、ストレスの印加方法を変えることにより、ゲート絶縁膜中を流れるキャリアのバランスを変調させ、その際の破壊寿命を調べた。その結果を図４（ａ）、４（ｂ）に示す。ストレスの種類は、図４（ａ）に示すように、３種類ある。第１のストレスは一定の正電圧Ｖｇｓｔ１、すなわちＤＣストレスである。第２のストレスは、第１および第２電圧Ｖｇｓｔ１、Ｖｇｓｔ２の印加期間をそれぞれＴ１、Ｔ２として、交互に印加するものであって、第２電圧Ｖｇｓｔ２が０とするユニポーラストレスである。すなわち、ユニポーラストレスは、正の電圧が周期的に印加されるストレスである。第３のストレスは、第１および第２電圧Ｖｇｓｔ１、Ｖｇｓｔ２の印加期間をそれぞれＴ１、Ｔ２として、交互に印加するものであって、第２電圧Ｖｇｓｔ２が負とするバイポーラストレスである。すなわち、バイポーラストレスは、正の電圧と負の電圧が交互に印加されるストレスである。したがって、ＤＣストレスとユニポーラストレスではゲート絶縁膜中を流れるキャリアのバランスは同じであるが、バイポーラストレスにすると、逆極性のバイアスが印加されるため、ゲート絶縁膜中のキャリアのバランスが変化する。
【００１６】
ゲート絶縁膜に印加したストレスの印加方法は、図４（ｂ）に示すように、第１乃至第５の印加方法で印加した。第１の印加方法は、電圧Ｖｇｓｔ１が２．５ＶであるＤＣストレスを印加し、第２の印加方法は電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が０Ｖで、Ｔ１＝Ｔ２＝１０ｓｅｃとなるユニポーラストレスを印加し、第３の印加方法は、電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が−１Ｖで、Ｔ１＝Ｔ２＝１０ｓｅｃとなるバイポーラストレスを印加し（以下、バイポーラストレス１もいう）、第４の印加方法は、電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が−１Ｖで、Ｔ１が１０ｓｅｃ、Ｔ２が１００ｓｅｃとなるバイポーラストレスを印加し（以下、バイポーラストレス２もいう）、第５の印加方法は、電圧Ｖｇｓｔ１が２．５Ｖ、電圧Ｖｇｓｔ２が−１Ｖで、Ｔ１が１０ｓｅｃ、Ｔ２が１０００ｓｅｃとなるバイポーラストレスを印加した（以下、バイポーラストレス３もいう）。すなわち、第３乃至第５の印加方法は、それぞれ反転側のストレス時間Ｔ１は一定（１０秒）で、蓄積側のストレス時間Ｔ２を変化させている。バイポーラストレスでＴ２を長くすると、逆バイアス（蓄積側ストレス）でのキャリア注入が増えるため、ストレス印加中の少数キャリアの割合が増加する。
【００１７】
このような第１乃至第５の印加方法を用いてｎＭＩＳＦＥＴにストレスを印加させた際の破壊寿命のワイブルプロットを図５（ａ）、５（ｂ）、５（ｃ）、５（ｄ）、５（ｅ）にそれぞれ示す。図５（ａ）乃至図５（ｅ）からわかるように、ＤＣストレスまたはユニポーラストレスを印加した状態では、ワイブル分布の傾きβはほとんど１．２程度であるのに対して、バイポーラストレスを印加した状態ではワイブル分布の傾きβは１．５〜２．６と大きい値となる。また、バイポーラストレスの蓄積側のストレス時間Ｔ２が長いほどワイブル分布の傾きβが大きくなっていくことがわかった。
【００１８】
ストレスを変化させた場合のワイブル分布の傾きβに関する、少数キャリアと多数キャリアの比の依存性を図６に示す。この図６からもわかるように、ゲート絶縁膜中を流れる多数キャリアに対する少数キャリアの比が大きいほど、ワイブル分布の傾きβが大きくなる傾向がある。
【００１９】
以上の実験結果から、ゲート絶縁膜中の少数キャリアと多数キャリアの比を変えることによって、破壊寿命の分布を変調し、分布の傾きβを大きくすることができることがわかった。
【００２０】
そこで、以下の本発明の各実施形態では、高誘電率の金属酸化層を有するゲート絶縁膜中に添加元素を添加することによって、意図的にゲート絶縁膜を構成する金属酸化層中に電荷（電子または正孔）をトラップ（捕獲または放出）する電荷トラップ（以下、単にトラップともいう）を生成し、この電荷トラップを介した電流を増やすことによって、多数キャリアに対する、少数キャリアの比を大きくし、それによって破壊寿命の分布が急峻な（傾きβの大きい）半導体装置を形成するようにしている。
【００２１】
以下、図面を参照しつつ、本発明の実施形態および実施例について詳細に説明する。なお、以後の説明では、共通の構成に同一の符号を付すものとし、重複する説明は省略する。また、各図は模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、実際の装置を製造する際は、以下の説明と公知の技術を参酌して判断することができる。
【００２２】
（第１実施形態）
本発明の第１実施形態による半導体装置を図７に示す。この半導体装置は、ＭＩＳＦＥＴであって、半導体基板１の半導体領域２に形成される。この半導体領域２は、半導体基板の一部領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ（Silicon On Insulator）基板のＳＯＩ層であってもよい。この半導体領域２には、半導体領域と異なる導電型のソース領域５ａおよびドレイン領域５ｂが離間して形成されている。ソース領域５ａは、接合深さの浅い不純物層６ａと、接合深さの深い不純物層７ａとを有し、ドレイン領域５ｂは、接合深さの浅い不純物層６ｂと、接合深さの深い不純物層７ｂとを有している。ソース領域５ａおよびドレイン領域５ｂとの間の、チャネル３となる半導体領域２上に、界面酸化層１１と、この界面酸化層１１上に形成された高誘電体層１２との積層構造を有するゲート絶縁膜１０が形成されている。界面酸化層１１は、シリコン酸化層もしくはシリコン酸窒化層であり、高誘電体層１２は高誘電率の金属酸化層である。また、ゲート絶縁膜１０上には、金属膜１７と、金属膜上に形成された多結晶シリコン膜１８との積層構造を有するゲート電極１６が形成されている。ゲート絶縁膜１０とゲート電極１６の側面には絶縁体（例えば窒化シリコン）からなるゲート側壁１９が形成されている。ソース領域５ａ、ドレイン領域５ｂ、およびゲート電極１６の多結晶シリコン膜１８上には、金属シリサイド層２０ａ、２０ｂ、２０ｃがそれぞれ形成されている。
【００２３】
ここまでの基本的な構造は、一般的なＭＩＳＦＥＴと同じであるが、本実施形態では、高誘電体層１２には、高誘電率の金属酸化層であって、Ｒｕ、Ｃｒ、Ｏｓ、Ｖ、Ｆｅ、Ｔｃ、Ｎｂ、Ｔａのグループから選択された少なくとも１つの元素が添加されている。これらの添加元素のうち、Ｒｕは、安価で容易に入手することができるとともに、半導体製造プロセスとの相性が良好である。なお、本実施形態においては、金属酸化層を構成する主要金属元素は、ハフニウム、ジルコニウムのうちから選択された少なくとも１つ元素である。
【００２４】
Ｒｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂから選択された元素は、ハフニア（ＨｆＯ）層、ハフニウムシリケート（ＨｆＳｉＯ）層、またはハフニウム窒化シリケート（ＨｆＳｉＯＮ）層、またはハフニウムアルミネート層中に添加されると、第一原理計算から浅いトラップ準位を作ることがわかっている。
【００２５】
図８は、Ｖ、Ｃｒ、Ｍｎがハフニア中に作るトラップ準位を示し、図９は、Ｎｂ、Ｔｃ、Ｒｕがハフニア中に作るトラップ準位を示し、図１０は、Ｔａ、Ｗ、Ｏｓがハフニア中に作るトラップ準位を示す。図８乃至図１０からわかるように、ハフニアの伝導帯の浅い位置にトラップをつくる元素はＶ、Ｎｂ、Ｒｕ、Ｔａ、Ｏｓであり、これらの元素は、ｐＭＩＳＦＥＴに対する添加元素として適しており、価電子帯に近いトラップをつくる元素はＶ、Ｃｒ、Ｔｃ、Ｒｕ、Ｏｓであり、これらの元素はｎＭＩＳＦＥＴに対する添加元素として適している。
【００２６】
以下では、界面酸化層１１となるシリコン酸化層の層厚が１ｎｍで、高誘電体層１２となるハフニウム窒化シリケート層の層厚が１．５ｎｍであるゲート絶縁膜１０中に、添加元素としてＲｕ（ルテニウム）を用いたｐＭＩＳＦＥＴを例に挙げて説明する。図１１に、ｐＭＩＳＦＥＴにおいて流れる電流成分を正孔電流（グラフｇ１）と電子電流（グラフｇ２）に分離して測定した結果を示す。電源電圧Ｖｇ＝−１．１Ｖ付近で、多数キャリアは正孔電流で、少数キャリアは電子電流であることがわかる。
【００２７】
この積層構造を有するゲート絶縁膜を流れる、少数キャリア（電子）によるリーク電流は、
【数１】
で表される。ここで、ｅは素電荷、ｍは真空における電子の質量、ｈはプランク定数、ｋＢはボルツマン定数、Ｔは温度、Ｅは電子の持つエネルギー、Ｅｘ（＝Ｅ−Ｅｖ）は電子のトンネル方向（ｘ軸方向）におけるエネルギー、ＥＦは半導体基板のフェルミレベル、Ｔ＊（Ｅｘ）はゲート絶縁膜を流れる電子の実効的トンネル確率である。本発明の一実施形態では、この式を基に、異なる絶縁層の積層構造のゲート絶縁膜のトラップ準位を計算した。
【００２８】
ｌｏｗ−ｋ層である界面酸化層１１およびｈｉｇｈ−ｋ層となる高誘電体層１２のそれぞれの誘電率をε１およびε２とし、界面酸化層１１および高誘電体層１２にそれぞれかかる電圧をＶ１およびＶ２とするとき、誘電率が異なる絶縁層の積層構造において、電束密度が一定と仮定した場合、それぞれの絶縁層に異なる実電界がかかることになる。そのとき、界面酸化層および高誘電体層にかかる実電界をＥ１およびＥ２とすると、
εｏｘ×Ｅｏｘ＝ε１×Ｅ１＝ε２×Ｅ２ （３）
となる。ここで、εｏｘ（＝３．９）はＳｉＯ２の誘電率である。実電界は、Ｅ１＝Ｖ１／Ｔ１、Ｅ２＝Ｖ２／Ｔ２と定義した。つまり、
ε１×Ｖ１／Ｔ１＝ε２×Ｖ２／Ｔ２ （４）
を満たす。（３）式からわかるように、高誘電体層よりも界面酸化層の方の実電界が強くなる。
【００２９】
アシストレベル（トラップ準位）は、高誘電体層に電圧Ｖ２がかかるため、エネルギーレベルから見ると、Ｖ２の幅を持つことになる。しかし、この状況では、半導体基板のフェルミレベルＥＦはアシストレベルよりも低いため、アシストレベルはリーク電流に影響しない。つまり、低電界では、アシストレベルのない同じ積層構造の絶縁膜と同じリーク電流になる。そのときの実効トンネル確率Ｔ＊（Ｅｘ）は、
【数２】
と表せる。ここで、
φｂ１＊＝φｂ１＋ＥＦ−Ｅｘ、φｂ２＊＝φｂ２＋ＥＦ−Ｅｘ−Ｖ１
であり、ｍ１＊およびｍ２＊は、それぞれ界面酸化層および高誘電体層におけるトンネルする電子の有効質量である。またφｂ１およびφｂ２はそれぞれ界面酸化層および高誘電体層のバリアハイトである。有効質量は典型的な値として０．５ｍとした。ここで、ｍは真空における電子の質量である。また、ＴＦＮは、Fowler-Nordheim（Ｆ−Ｎ）トンネルの確率であって、０≦Ｅｘ＜φｂ＊の場合は、次の（６）式
【数３】
で定義され、φｂ＊≦Ｅｘの場合は、次の（７）式
ＴＦＮ（φｂ＊，ｍ＊，Ｅ）＝１ （７）
で定義される。ここで、ｍ＊はトンネル絶縁膜中をトンネルしている電子の有効質量、φｂ＊はトンネル絶縁膜の実効的なバリアハイト、ＥＦはフェルミレベル、Ｅｘは電子のトンネル方向のエネルギー、ｅは素電荷、ｈはプランク定数、Ｅ１およびＥ２はそれぞれ界面酸化層および高誘電体層における実電界を示す。なお、Ｆ−Ｎトンネルとは、小数キャリア（電子）が絶縁膜の傾斜した伝導帯を通り抜けるトンネルことを意味する。
【００３０】
アシストレベルのある積層構造のゲート絶縁膜に高い電界Ｅｏｘをかけると、電界Ｅｏｘが高いので、それぞれの層にかかる電圧も高くなる。すると、界面酸化層には高い電圧Ｖ１がかかり、高誘電体層にはそれよりも低い電圧Ｖ２がかかる。電界Ｅｏｘがある程度高い場合には、界面酸化層に高い電圧がかかるため、高誘電体層の伝導帯の下端ＥｃがＶ１だけ低くなり、それに伴い、アシストレベルもＶ１低くなり、半導体基板のフェルミレベルＥＦがアシストレベルの高さと重なる。すると、電子がアシストレベルを介してトンネルするようになる。したがって、アシストレベルのある積層構造のゲート絶縁膜においては、アシストレベルは小数キャリア（電子）がトンネルするのをアシストするレベルとして働き、いわゆるＴＡＴ(Trap assisted tunneling)が起きる。ＴＡＴのメカニズムによると、電子が半導体基板からアシストレベルにトンネルする確率をｐ１、電子がアシストレベルから電荷蓄積膜（ＭＩＳＦＥＴにおいては、ゲート電極）にトンネルする確率をｐ２とし、アシストレベルが占有されている確率をｆ（したがって、アシストレベルが非占有である確率は１−ｆ）のとき、定常状態において、電流密度の連続性から、アシストレベルを介して流れる確率Ｐは、
Ｐ＝ｐ１・（１−ｆ）＝ｐ２・ｆ （８）
を満たす。このとき、ｆ＝ｐ１／（ｐ１＋ｐ２）となるので、
Ｐ＝１／（１／ｐ１＋１／ｐ２） （９）
となる。アシストレベルを介さない場合の確率はｐ１とｐ２の積、ｐ１・ｐ２であり、（９）式よりも小さな値となる。それゆえ、アシストレベルを介するとリーク電流は、アシストレベルを介さない場合よりも高くなる。
【００３１】
界面酸化層と高誘電体層の積層構造を有するゲート絶縁膜において、高誘電体層にだけアシストレベルがある場合には、トンネルする電子のエネルギーレベルＥｘとφＴ２の位置関係によってトンネル確率は、次のようにまとめられる。
【数４】
【００３２】
電子がアシストレベルを介さないでトンネルする場合は、高誘電体層と界面酸化層のそれぞれをトンネルする確率の積で表され、アシストレベルのない場合の（５）式と同じになる。アシストレベルを介してトンネルする場合は、
【数５】
となる。ここで、
φＴ２＊＝φＴ２−φｂ２＊
と定義した。また、リーク電流の計算において、電極からゲート絶縁膜に入る電子はすべてアシストレベルに捕獲され放出されると仮定した。
【００３３】
このような式から、トラップがない場合とトラップがある場合の電流が計算される。ここで一例として、ハフニウム窒化シリケートの高誘電体層にＲｕを添加した際のトラップ準位と電子の注入準位を、バンドダイアグラムを用いて模式的に示し説明する。ここでハフニウム窒化シリケートの電子のバリアハイトは１．６ｅＶであり、Ｒｕを添加したことによってできる膜中トラップレベルは１．１ｅＶ付近である。電源電圧（＝−１．１Ｖ）を印加した際、このトラップを介在して電流が流れる。
【００３４】
積層構造を有するゲート絶縁膜において、トラップが無い場合の電子電流に対する、トラップがある場合の電子電流の比に関するゲート電圧Ｖｇの依存性を図１２に示す。高誘電体層（ハフニウム窒化シリケート層）の誘電率εＨＫを１２、界面酸化層（ＳｉＯ２層）の誘電率εＩＬを３．９、高誘電体層のバリアハイトφＨＫを１．６ｅＶ、高誘電体層中のトラップ準位φｔｒａｐを１．１ｅＶ、高誘電体層および界面酸化層のそれぞれの層厚ＴＨＫおよびＴＩＬを１．５ｎｍおよび１ｎｍとした。図１２からわかるように、この積層構造を有するゲート絶縁膜に、電源電圧（＝１．１Ｖ）を印加した際には、トラップの存在によって、電子電流が約５倍増加する。
【００３５】
次に、トラップが膜厚方向のどの位置にあるのが好ましいかについて説明する。トンネル電流は、電極のエネルギーレベルＥｘから絶縁膜を単位面積、単位時間あたりにトンネルした電子数ｄＪ／ｄＥｘを、エネルギーＥｘで積分したものとして表現できる。ＥｘとｄＪ／ｄＥｘとの関係を図１３のグラフｇ１に示す。横軸の０ｅＶはゲート電極における電子のフェルミレベルを示しておりグラフｇ２はゲート絶縁膜のバンドダイアグラムを示している。ここでＥｘが高くなるほどトンネル確率は高くなるが、ゲート電極においてトンネル方向の電子数が少なくなるため、それらのトレードオフにより、電流が極大となるＥｘが決まる。アシストレベルがある場合には、無い場合の極大値（Ｅｘ＝０）に加えてさらにもう一つの極大値（Ｅｘ〜０．１４ｅＶ）を持つ。これは、Ｅｘが高くなるほどトンネル方向の電子数が少なくなるが、アシストレベルのあるＥｘ（〜０．１４ｅＶ）で電子がＴＡＴメカニズムにより伝導するので、トンネル確率が高くなるからである。このとき、膜厚方向のトラップ位置Ｘｔｒａｐは電源電圧を印加した際に電流が極大となるＥｘ＿ｔｒａｐとゲート絶縁膜中のトラップレベル（φｔｒａｐ＝１．１ｅＶ）が交差する位置から求められる。
【００３６】
次に、図１４を参照して膜厚方向のゲート電極からのトラップ位置Ｘｔｒａｐの導出方法について説明する。高誘電体層および界面酸化層にかかる電界ＥＨＫ、ＥＩＬは、それぞれ誘電率εＨＫ、εＩＬの逆数で分配されるため、
εＩＬ×ＥＩＬ＝εＨＫ×ＥＨＫ （ａ）
で表される。高誘電体層にかかる電圧ＶＨＫ、界面酸化層にかかる電圧ＶＩＬはそれぞれ
ＶＨＫ＝ＥＨＫ×ＴＨＫ （ｂ）
ＶＩＬ＝ＥＩＬ×ＴＩＬ （ｃ）
で表され、電源電圧Ｖｇは
Ｖｇ＝ＶＨＫ＋ＶＩＬ
と表される。
【００３７】
図１４からわかるように、高誘電体層における電界ＥＨＫは、
ＥＨＫ＝（φＨＫ−φｔｒａｐ−Ｅｘ＿ｔｒａｐ）／Ｘｔｒａｐ （ｄ）
と表される。（ａ）式〜（ｄ）式により、トラップ位置Ｘｔｒａｐは、
Ｘｔｒａｐ＝（ΦＨＫ−Φｔｒａｐ−Ｅｘ＿ｔｒａｐ）×（ＴＨＫ×εＩＬ＋ＴＩＬ×εＨＫ）／
（Ｖｇ×εＩＬ） （ｅ）
が得られる。このトラップ位置Ｘｔｒａｐは、トラップの分布のピーク位置を示す。
【００３８】
このようにして、トラップ位置Ｘｔｒａｐを導いた結果、例えば、ＳｉＯ２の界面酸化層の層厚が１ｎｍ、ハフニウム窒化シリケート（ＨｆＳｉＯＮ）の高誘電体層の層厚が１．５ｎｍとし、高誘電体層にＲｕを添加した場合、トラップ位置Ｘｔｒａｐ＝１．５ｎｍとなり、ほぼ界面酸化層と高誘電体層との界面近傍にトラップが存在すればよいことがわかった。
【００３９】
ここで、界面酸化層の層厚が１ｎｍ、ハフニウム窒化シリケートの高誘電体層の層厚が１．５ｎｍの積層構造を有するゲート絶縁膜において、トラップが無い場合の電子電流に対する、トラップがある場合の電子電流の比に関するトラップ準位の依存性を図１５に示す。図１５からわかるように、トラップ準位が深いほど、電流が増加する。しかし、デバイスの性能を考えると、あまりリーク電流が増加しすぎると、消費電力の観点から良くないと考えられる。
【００４０】
既に示した図１１は、ＨｆＳｉＯＮの高誘電体層の層厚が２．５ｎｍ、ＳｉＯ２の界面酸化層の層厚が１．０ｎｍである積層構造のゲート絶縁膜を有するｐＭＩＳＦＥＴのリーク電流の実験結果であった。この実験では、キャリアセパレーション法により、電子電流（グラフｇ２）と正孔電流（グラフｇ１）を分離している。図１１からわかるように、電源電圧（＝−１．１Ｖ）付近においては、正孔電流が多数キャリアであり、電子電流が少数キャリアであることから、全体のリーク電流はほぼ正孔電流で決まっている。また図１１からわかるように、電子電流は正孔電流よりも約２桁小さい。そのため、トラップによって流れる電子電流が２桁増えても、多数キャリアと同等にしかリーク電流は増えず、全体のリーク電流へは大きな影響を及ぼさないと考えられる。そこで、ワイブル分布の傾きβを変調させるのに十分で、かつリーク電流を増やし過ぎないようなトラップ準位の領域を限定する必要がある。この限定は、ｐＭＩＳＦＥＴにおいては、電子電流の増加量が２倍〜１００倍となるようなトラップ準位が望ましいと考えられる。
【００４１】
また、ＨｆＳｉＯＮの高誘電体層の層厚が２．５ｎｍ、界面酸化層の層厚が１．０ｎｍである積層構造のゲート絶縁膜を有するｎＭＩＳＦＥＴのリーク電流の実験結果を図１６に示す。ここで、キャリアセパレーション法により、正孔電流（グラフｇ１）と電子電流（グラフｇ２）を分離した。図１６からわかるように、電源電圧（＝１．１Ｖ）付近においては、電子電流が多数キャリアであり、正孔電流が少数キャリアであることから、全体のリーク電流はほぼ電子電流で決まっている。また、図１６からわかるように、電源電圧下（＝１．１Ｖ）では、正孔電流は電子電流よりも約３桁小さい。そのため、ｎＭＩＳＦＥＴにおいてはトラップによって流れる正孔電流が３桁増えても、多数キャリアと同等にしかリーク電流は増えず、全体のリーク電流へは大きな影響を及ぼさないと考えられる。そこで、ワイブル分布の傾きβを変調させるのに十分で、かつリーク電流を増やし過ぎないようなトラップ準位の領域を限定する必要がある。この限定は、ｎＭＩＳＦＥＴにおいては、正孔電流の増加量が２倍〜１０００倍となるようなトラップ準位が望ましいと考えられる。
【００４２】
ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＳｉＯ２の界面酸化層の層厚を１ｎｍとして、ＨｆＳｉＯＮの高誘電体層の層厚を変化させた際の望ましいトラップ準位の領域を計算した結果を図１７（ａ）、１７（ｂ）にそれぞれ示す。ｎＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ層の層厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝２．１９ｅｘｐ（−０．１４９ｘ）と、ｙ＝２．３８ｅｘｐ（−０．１３２ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図１７（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ層の層厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝１．６１ｅｘｐ（−０．２９４ｘ）と、ｙ＝１．６６ｅｘｐ（−０．２３８ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図１７（ｂ））。ここで、ｅｘｐ（）は、自然対数の底をｅとしたとき、ｅの指数関数を表す。これらの領域は、それぞれの膜厚、ｎＭＩＳＦＥＴ，ｐＭＩＳＦＥＴにおいて、図１５に示したようなトラップによる電流の増加量のトラップ準位の依存性を調べることにより、計算した。
【００４３】
また、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＳｉＯ２の界面酸化層の層厚を１ｎｍとして、ＨｆＳｉＯＮの高誘電体層の層厚を変化させた際における、ＨｆＳｉＯＮ層とＳｉＯ２層との界面からのトラップ位置の、ＨｆＳｉＯＮ層の層厚の依存性を計算した結果を図１８（ａ）、１８（ｂ）にそれぞれ示す。図１８（ａ）、１８（ｂ）からわかるように、トラップ位置は、ほぼＨｆＳｉＯＮ層とＳｉＯ２層との界面近傍に分布していることが望ましい（図１８（ａ）、１８（ｂ）の斜線部分）。
【００４４】
次に、高誘電体層中に添加される元素の量について説明する。高誘電体層としてＨｆＯ２層をとり、添加元素としてＲｕを例にとって説明する。ＨｆＯ２の格子定数をａとしたとき、ａ×ａ×ａユニット中にはＨｆＯ２が４組入る。したがって、２ａ×２ａ×２ａユニット中には、Ｈｆが３２個、酸素が６４個入る。２ａ×２ａ×２ａユニットの中に１つ以上のＲｕを導入して、ＲｕをＨｆと置換した場合は、隣接する添加元素との相互作用が生じ、金属的なバンド（ホッピングが可能なレベル）を形成し、高誘電体層の絶縁特性に問題が生じる。２ａ×２ａ×２ａユニットの中に１つのＲｕを導入して、ＲｕをＨｆと置換した場合のＲｕの濃度は、１／（３２＋６４）×１００＝１．０４ａｔ％となる。すなわち、添加元素の濃度が１ａｔ％を超えると、高誘電体層の絶縁特性に問題が生じることになる。
【００４５】
しかし、３ａ×３ａ×３ａユニット中に１個のＲｕを添加した場合には、添加元素であるＲｕは完全に局在化し、隣接する添加元素との相互作用は完全になくなる。この３ａ×３ａ×３ａユニット中には、１０８（３３×４）個のＨｆと、２１６個の酸素が入る。したがって、完全に局在化される場合の添加物Ｒｕの濃度は、１／（１０８＋２１６）×１００＝０．３１ａｔ％となる。すなわち、高誘電体層に添加元素が添加されても、高誘電体層の絶縁特性を良好な状態に保つためには、添加元素の濃度の上限値は、０．３１ａｔ％となる。この上限値は、添加元素の材料にはよらないが、高誘電体層の材料によって変化する。後述する実施形態において、高誘電体層として用いられるＬａＡｌＯ３を用いた場合は、同様にして求めると、１／２３０×１００＝０．４３ａｔ％となる。また、下限値としては、一つのＭＩＳＦＥＴに添加元素が１個入るとした時の値であり、１×１０−１６ａｔ％である。このように、添加元素の添加濃度は、高誘電体層の材料に応じて変化するために、添加元素の量として密度をとる。３ａ×３ａ×３ａユニット中に１個のＲｕを添加した場合の密度は、１／（３ａ×３ａ×３ａ）＝２．９６×１０２０ｃｍ−３となる。すなわち、高誘電体層に添加元素が添加されても、高誘電体層の絶縁特性を良好な状態に保つためには、添加元素の密度の上限値は、２．９６×１０２０ｃｍ−３となる。また、添加元素の密度の下限値は、１×１０１５ｃｍ−３となる。この下限値は、濃度の下限値１×１０−１６ａｔ％に対応する値である。
【００４６】
なお、ゲート絶縁膜からの金属の拡散を防止するために、ゲート絶縁膜にＷ（タングステン）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、またはＴａ（タンタル）の金属元素を５ａｔ％以下の濃度となるように添加する技術が特開２００５−１８３４２２号公報に開示されている。しかし、上述したように、１ａｔ％以上の金属元素を添加した場合には、ゲート絶縁膜は金属化し、絶縁膜としては機能しない。そして、このようなことは、特開２００５−１８３４２２号公報に開示されていないし、示唆する記載もない。
【００４７】
次に、本実施形態の半導体装置の製造方法について説明する。図１９（ａ）乃至１９（ｃ）は本実施形態の半導体装置の製造工程を示す断面図である。
【００４８】
まず、図１８（ａ）に示すように、半導体基板１の半導体領域（例えば、シリコンからなる半導体領域）２上に、熱酸化や水蒸気燃焼酸化により、界面酸化層となるシリコン酸化層を０．６ｎｍ〜１．５ｎｍの厚さに形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）法、またはスパッタ法により、ハフニウムシリケート（ＨｆＳｉＯ）層を１ｎｍ〜３ｎｍ堆積する。続いてプラズマ窒化やアンモニア窒化などにより、ハフニウムシリケート（ＨｆＳｉＯ）層に窒素を導入し、ハフニウム窒化シリケート（ＨｆＳｉＯＮ）層１２とする。ここで導入する窒素の量はハフニウム窒化シリケート層１２が相分離や結晶化が起こらない必要最小の量である。続いて、Ｒｕ層１３をスパッタ法もしくはＡＬＤ法を用いて堆積する（図１９（ａ））。このＲｕ層１３の堆積は、後述する熱処理によってＲｕをＨｆＳｉＯＮ層１２へ添加（導入）するためである。なお、Ｒｕのハフニウムシリケート層１２中への導入は、Ｒｕ層１３を堆積するかわりに、イオン注入法を用いて行ってもよい。Ｒｕの添加量の範囲は、密度として、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となる。
【００４９】
次に、図１９（ｂ）に示すように、Ｒｕ層１３上に、ＴｉＮもしくはＴａＣなどの金属膜７を２ｎｍから５０ｎｍ程度の厚さに堆積する。その上に、例えば不純物を添加した多結晶シリコン膜１８を１０ｎｍから１μｍ程度の厚さに堆積する。続いて、多結晶シリコン膜１８、金属膜１７、Ｒｕ層１３、ハフニウム窒化シリケート層１２、およびシリコン酸化層１１を、ＲＩＥ(Reactive Ion Etching)などの異方性エッチングによって選択的にエッチングすることにより、ゲート構造を作成する。このゲート構造中の金属膜１７および多結晶シリコン膜１８がゲート電極１６を構成する。そして、このゲート構造をマスクにイオン注入を行い、接合深さの浅い不純物層６ａ、６ｂを形成する（図１９（ｂ））。
【００５０】
次に、図１９（ｃ）に示すように、全面にシリコン窒化膜などの絶縁膜を堆積した後にエッチバックすることにより、ゲート構造の側部にゲート側壁１９を形成する。その後、ゲート構造およびゲート側壁１９をマスクとしてイオン注入することにより、不純物層６ａ、６ｂよりも高濃度に不純物が注入された不純物層７ａ、７ｂを形成する。続いて、これらの不純物層に注入された不純物を活性化するための熱処理を行う。不純物層６ａおよび不純物層７ａがソース領域５ａを構成し、不純物層６ｂおよび不純物層７ｂがドレイン領域５ｂを構成する。この活性化のための熱処理により、Ｒｕ層１３中のＲｕ原子がハフニウム窒化シリケート層１２中に拡散し、Ｒｕが添加されたハフニウム窒化シリケート層１２となる。本実施形態においては、Ｒｕをハフニウム窒化シリケート層１２中に拡散するための熱処理は、不純物層６ａ、６ｂ、７ａ、７ｂの活性化のための熱処理によって行ったが、ゲート電極１６となる多結晶シリコン膜１８中の不純物の活性化の熱処理によって行ってもよい。また、これらの熱処理によらず、付加的な熱処理によって行ってもよい。この熱処理を行うことで、その熱処理条件に依存したような分布でＲｕ層１３中のＲｕ原子はハフニウム窒化シリケート層１２中に拡散する。ここで、Ｒｕ原子は優先的に、ハフニウム窒化シリケート層１２中のＨｆ原子と置き換わり、シリコン酸化層１１へは拡散しない。シリコン酸化層１１と、Ｒｕが添加されたハフニウム窒化シリケート層１２とによってゲート絶縁膜１０が構成される。
【００５１】
これ以降は、周知の技術を用いて、ゲート電極１６、ソース／ドレイン領域５ａ、５ｂ上に金属シリサイド１１を形成することによって、図７に示す本実施形態のＭＩＳＦＥＴが完成する。
【００５２】
なお、高誘電体層中に添加される元素の添加方法は、上述した方法の他にも、ＣＶＤ法またはＡＬＤ法または、スパッタ法により、ハフニウム窒化シリケートなどの高誘電体層を堆積し、その後、ゲート電極（金属膜１７および多結晶シリコン膜１８）を堆積した後、ＣＶＤ法、またはＡＬＤ法、またはスパッタ法により、ゲート電極上に添加元素の層を堆積し、その後の熱処理によって絶縁膜中に拡散させることができる。
【００５３】
また、ハフニウム窒化シリケートなどの高誘電体層をＡＬＤ法もしくはスパッタ法で堆積する途中で、添加元素をＡＬＤ法、スパッタ法により堆積し、その後、再度ハフニウムシリ窒化ケート層をＡＬＤ法もしくはスパッタ法で堆積し、高誘電体層中に添加元素を導入することもできる。
【００５４】
もしくは、シリコン基板上にＳｉＯ２の界面酸化層を堆積（もしくは熱酸化によって作製）した後、界面酸化層上に添加元素の層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積させ、その上にハフニウム窒化シリケートなどの高誘電体層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積し、その後の熱処理によって高誘電体層中に拡散させることもできる。
【００５５】
以上説明したように、本実施形態によれば、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する少数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【００５６】
なお、本実施形態では、界面酸化層はシリコン酸化層であったが、シリコン酸窒化層であってもよい。
【００５７】
また、本実施形態においては、高誘電体層として、ハフニウム窒化シリケートの代わりにハフニア、ハフニウムシリケート、ハフニウムアルミネート等のハフニウムの酸化物を用いることができる。
【００５８】
なお、本実施形態では高誘電体層としてハフニウム窒化シリケートを用い、添加物としてＲｕを用いて説明した。Ｈｆの代わりに、Ｈｆとほぼ同じ特性を有するＺｒを含む酸化物の高誘電体層を用いることができる。添加元素として、Ｒｕに換えて、Ｎｂ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、またはＴａを用いることができる。また、本実施形態ではｐＭＩＳＦＥＴであったが、ｎＭＩＳＦＥＴにも適用することができる。
【００５９】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図２０に示す。本実施形態の半導体装置は、図７に示す第１実施形態の半導体装置において、界面酸化層１１を除去した構成、すなわち、ゲート絶縁膜１０が高誘電体層１２のみからなっている構成となっている。このような構成の半導体装置は、半導体基板１の半導体領域２に離間して形成されたソース領域５ａおよびドレイン領域５ｂと、ソース領域５ａとドレイン領域５ｂとの間のチャネル３となる半導体領域２上に設けられた高誘電体層１２からなるゲート絶縁膜１０と、このゲート絶縁膜１０上に設けられたゲート電極１６とを備えている。ソース領域５ａは、接合深さの浅い不純物層６ａと、接合深さの深い不純物層７ａとを有し、ドレイン領域５ｂは、接合深さの浅い不純物層６ｂと、接合深さの深い不純物層７ｂとを有している。ゲート電極１６は、ゲート絶縁膜１０上に設けられた金属膜１７と、この金属膜１７上に設けられた多結晶シリコン膜１８とを有している。ゲート電極１６の側部には、絶縁体（例えば、窒化シリコン）からなるゲート側壁１９が設けられている。また、ソース領域５ａ、ドレイン領域５ｂ、およびゲート電極１６の多結晶シリコン膜１８上には、金属シリサイド層２０ａ、２０ｂ、２０ｃがそれぞれ形成されている。
【００６０】
本実施形態の半導体装置においても、第１実施形態と同様に、高誘電体層１２には、Ｒｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂの選択された少なくとも１つの元素が添加されており、その密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となっている。
【００６１】
ここで、一例として、高誘電体層として１．５ｎｍのハフニウム窒化シリケート膜（ＨｆＳｉＯＮ膜）にＲｕを添加した際のトラップ準位と電子の注入準位を、バンドダイアグラムを参照して説明する。ハフニウム窒化シリケートの電子のバリアハイトは１．６ｅＶであり、Ｒｕを添加したことによってできるハフニウム窒化シリケート膜中のトラップレベルは１．１ｅＶ付近である。電源電圧（＝−１．１Ｖ）を印加した際、このトラップを介在して電流が流れる。トラップが無い場合の電子電流に対する、トラップがある場合（Ｒｕを添加した際）の電子電流の比に関する印加電圧の依存性を図２１に示す。ここで、電源電圧（−１．１Ｖ）を印加した際に、トラップの存在によって、電子電流が約２５倍増加することがわかる。
【００６２】
次に、トラップが膜厚方向のどの位置にあるのが好ましいかについては、第１実施形態で説明したように、電源電圧を印加した際に電流が極大となるＥｘ＿ｔｒａｐとゲート絶縁膜中のトラップレベル（φｔｒａｐ＝１．１ｅＶ）が交差する位置から求められる。
【００６３】
次に、図２２を参照して膜厚方向のゲート電極からのトラップ位置Ｘｔｒａｐの導出方法について説明する。高誘電体層にかかる電圧ＶＨＫは、
ＶＨＫ＝ＥＨＫ×ＴＨＫ （ｆ）
で表され、電源電圧Ｖｇは
Ｖｇ＝ＶＨＫ （ｇ）
と表される。
【００６４】
図２２からわかるように、高誘電体層における電界ＥＨＫは、
ＥＨＫ＝（φＨＫ−φｔｒａｐ−Ｅｘ＿ｔｒａｐ）／Ｘｔｒａｐ （ｈ）
と表される。（ｆ）式〜（ｈ）式により、トラップ位置Ｘｔｒａｐは、
Ｘｔｒａｐ＝（ΦＨＫ−Φｔｒａｐ−Ｅｘ＿ｔｒａｐ）×ＴＨＫ／Ｖｇ （ｉ）
が得られる。
【００６５】
このようにしてＸｔｒａｐを導いた結果、ハフニウム窒化シリケート膜のゲート絶縁膜の膜厚を１．５ｎｍとし、このハフニウム窒化シリケート膜にＲｕを添加した場合、Ｘｔｒａｐ＝０．８ｎｍとなり、トラップはハフニウム窒化シリケートのゲート絶縁膜中の中央よりＳｉ基板側にあるのが望ましいと考えられる。
【００６６】
次に、ハフニウム窒化シリケートのゲート絶縁膜の膜厚が１．５ｎｍであるときのトラップが無い場合の電子電流に対する、トラップがある場合の電子電流の比に関するトラップ準位の依存性を図２３に示す。図２３からわかるように、トラップ準位が深いほど、電流が増加する。しかし、あまりリーク電流が増加しすぎると、消費電力の観点から良くないと考えられる。このため、第１実施形態で説明したように、ワイブル分布の傾きβを変調させるのに十分で、かつリーク電流を増やしすぎないようなトラップ準位の領域を限定する必要がある。すなわち第１実施形態と同様に、ｐＭＩＳＦＥＴにおいては、電子電流の増加量が２倍〜１００倍となるようなトラップ準位が望ましく、ｎＭＩＳＦＥＴにおいては、正孔電流の増加量が２倍〜１０００倍となるようなトラップ準位が望ましいと考えられる。
【００６７】
ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＨｆＳｉＯＮ膜１２の膜厚を変化させた際の望ましいトラップ準位の領域を計算した結果を図２４（ａ）、２４（ｂ）にそれぞれ示す。ｎＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ膜の膜厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝１．６６ｅｘｐ（−０．０８０６ｘ）と、ｙ＝２．３７ｅｘｐ（−０．１３０ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２４（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＨｆＳｉＯＮ膜１２の膜厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝１．１１ｅｘｐ（−０．２２５ｘ）と、ｙ＝１．６８ｅｘｐ（−０．２２５ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２４（ｂ））。これらの領域は、それぞれの膜厚、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴにおいて、図２３に示したようなトラップによる電流の増加量のトラップ準位の依存性を調べることにより、計算した。
【００６８】
また、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＨｆＳｉＯＮ膜１２の膜厚を変化させた際における、半導体領域２との界面からのトラップ位置のＨｆＳｉＯＮ膜１２の膜厚依存性を図２５（ａ）、２５（ｂ）に示す。この結果から、トラップはほぼハフニウム窒化シリケート膜の中央から半導体領域側に分布していることが望ましい。
【００６９】
本実施形態の半導体装置の製造方法は、第１実施形態の半導体装置の製造方法において、界面酸化層の形成工程を行わないで、半導体領域２上に直接、高誘電体層１２の形成を行う以外は、第１実施形態と同様の工程で行う。
【００７０】
以上説明したように、本実施形態によれば、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する小数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【００７１】
なお、本実施形態では高誘電体層としてハフニウムシリケートを用い、添加物としてを用いて説明した。Ｈｆの代わりに、Ｚｒ、Ｔｉ、Ａｌ、Ｙ、Ｌａ、Ｃｅ、あるいはその他の希土類金属元素を含む酸化物の高誘電体層を用いることができる。添加元素として、Ｒｕに換えて、Ｎｂ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃを用いることができる。また、本実施形態ではｐＭＩＳＦＥＴであったが、ｎＭＩＳＦＥＴにも適用することができる。
【００７２】
（第３実施形態）
本発明の第３実施形態による半導体装置を説明する。
【００７３】
図７に示す第１実施形態の半導体装置においては、ゲート絶縁膜１０を構成する高誘電体層１２はハフニウムを含む酸化物からなっていた。第３実施形態においては、ゲート絶縁膜１０を構成する高誘電体層１２として、ランタンを含む酸化物、例えばランタンシリケートを用いた構成となっている。すなわち、ゲート絶縁膜１０の高誘電体層１２の材料が異なっている以外は、第１実施形態の半導体装置と同じ構成を有している。
【００７４】
本実施形態における高誘電体層１２としては、ランタン酸化物、ランタンシリケート、ランタンアルミネート、ランタンアルミシリケートのいずれかを用いることができる。そして、この高誘電体層１２には、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｈ、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つの元素が添加される。その添加元素の好ましい密度の範囲は、第１実施形態で説明したように、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となっている。
【００７５】
これらの添加元素は、またはランタノイド系の元素を含む絶縁膜中で、トラップ準位を作ることが第一原理計算からわかっている。図２６、図２７、図２８に、上記添加元素がＬａＡｌ２Ｏ３中に作るトラップ準位を示す。図中に示したトラップ準位は実線で示したものはＬａを添加元素で置換した場合にできる準位で、破線で示したものＡｌを添加元素で置換した場合にできるトラップ準位である。そのため、絶縁膜がランタンアルミネート、ランタンアルミシリケートにおいては、添加物がＬａと置換する場合とＡｌ置換する場合が考えられ、図２６〜図２８中の実線および点線の両方のトラップ準位ができうる。また、絶縁膜がランタン酸化物、ランタンシリケートの場合は、添加物がＬａと置換する場合のトラップ準位（図２６〜図２８に示す実線）ができる。
【００７６】
ここで、ランタンアルミネート、ランタンアルミシリケートにおいて、伝導帯に近い準位にトラップをつくる元素はＺｒ、Ｎｂ、Ｔｃ、Ｈｆ、Ｔａ、Ｒｅであり、これらの元素は、ｐＭＩＳＦＥＴに対して添加する元素として好ましい。価電子帯に近い準位にトラップをつくる元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒであり、これらの元素は、ｎＭＩＳＦＥＴに対して添加する元素として好ましい。また、ランタン酸化物、ランタンシリケートにおいては、伝導帯に近い準位にトラップをつくる元素は、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａであり、これらの元素は、ｐＭＩＳＦＥＴに対して添加する元素として好ましい。価電子帯に近い準位にトラップを作る元素はＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒであり、これらの元素は、ｎＭＩＳＦＥＴに対して添加する元素として好ましい。
【００７７】
次に、第１実施形態で述べたような手順に従って、ワイブル分布の傾きβを大きくするために必要な、トラップ準位とそのトラップの膜厚方向の位置を求めた結果を図２９（ａ）乃至図３０（ｂ）に示す。ここでランタンアルミネートの誘電率は２５と、電子に対するバリアハイトは２．４ｅＶ、正孔に対するバリアハイトは３．０ｅＶを用いた。ｎＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３層の層厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝２．９１ｅｘｐ（−０．１０５ｘ）と、ｙ＝３．１３ｅｘｐ（−０．０９７７ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２９（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３層の層厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝２．４０ｅｘｐ（−０．１３９ｘ）と、ｙ＝２．４９ｅｘｐ（−０．１２７ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図２９（ｂ））。
【００７８】
図２９（ａ）、２９（ｂ）に示す結果に基づいて、それぞれの高誘電体層１２の層厚、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴに対して、適切な元素を図２６〜図２８から選ぶことができる。ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＬａＡｌ２Ｏ３層１２の膜厚を変化させた際における、半導体領域２との界面からのトラップ位置のＬａＡｌ２Ｏ３層１２の層厚依存性を図３０（ａ）、３０（ｂ）に示す。そして、図３０（ａ）、３０（ｂ）に示すような位置にピークを持つように、添加元素を分布させることが望ましい。高誘電体層１２となるランタンアルミネート層が２ｎｍよりも厚いときには、図３０（ａ）、３０（ｂ）からわかるように、ランタンアルミネート層のほぼ中央に分布していることが望ましく、ランタンアルミネート層が２ｎｍよりも薄い時にはランタンアルミネート層と、界面酸化層となるＳｉＯ２の層との界面の近傍領域に分布していることが望ましい。
【００７９】
このような元素の入れ方は、ＣＶＤ法またはＡＬＤ法または、スパッタ法により、ランタンアルミネートなどの絶縁層を堆積した後、もしくはゲート電極を堆積した後、ＣＶＤ法、またはＡＬＤ法、またはスパッタ法により、添加元素の層を堆積させ、その後の熱処理によって絶縁膜中に拡散させることができる。
【００８０】
また、ランタンアルミネートなどの絶縁層をＡＬＤ法もしくはスパッタ法で堆積する途中で、添加元素の層をＡＬＤ法、スパッタ法により堆積させ、その後また、ランタンアルミネートなどの絶縁層をＡＬＤ法もしくはスパッタ法で堆積させ、絶縁層中に添加元素を導入することもできる。もしくは、シリコン基板上に界面酸化層となるＳｉＯ２層を堆積もしくは熱酸化によって形成した後、ＳｉＯ２層上に添加元素の層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積させ、その上にランタンアルミネートなどの絶縁層をＡＬＤ法、ＣＶＤ法、スパッタ法により堆積させ、その後の熱処理によって絶縁層中に拡散させることもできる。もしくは、絶縁層の堆積後、イオン注入によっても絶縁層中に添加元素を導入することができる。
【００８１】
なお、本実施形態では、界面酸化層はシリコン酸化層であったが、シリコン酸窒化層であってもよい。
【００８２】
本実施形態においては、高誘電体層はＬａを含んでいたがＬａの代わりにランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）から選択された少なくとも１つの元素を含んでいてもよい。
【００８３】
以上説明したように、本実施形態によれば、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する小数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【００８４】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を説明する。
【００８５】
本実施形態の半導体装置は、第３実施形態の半導体装置において、ゲート絶縁膜１０から界面酸化層１１を削除した構成となっている。すなわち、本実施形態においては、ゲート絶縁膜１０は、ランタンアルミネート等の高誘電体層１２からなっている。
【００８６】
この第４実施形態においては、高誘電体層１２に添加する添加元素は、第３実施形態で説明したと同様の添加元素が用いられ、その好ましい密度の範囲は、第１実施形態で説明したように、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下となっている。
【００８７】
次に、第１実施形態で述べたような手順に従って、ワイブル分布の傾きβを大きくするために必要な、トラップ準位とそのトラップの膜厚方向の位置を求めた結果を図３１（ａ）乃至図３１（ｂ）に示す。ここで、ゲート絶縁膜１０は、高誘電体層１２としてランタンアルミネート膜（ＬａＡｌ２Ｏ３膜）からなっており、ランタンアルミネートの誘電率は２５と、電子に対するバリアハイトは２．４ｅＶ、正孔に対するバリアハイトは３．０ｅＶを用いた。ｎＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３膜の膜厚、ｙをホールトラップの準位とすると、２つの関数、ｙ＝２．２９ｅｘｐ（−０．０５８５ｘ）と、ｙ＝２．７２ｅｘｐ（−０．０７５３ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図３１（ａ））。ｐＭＩＳＦＥＴの場合は、ｘをＬａＡｌ２Ｏ３膜の膜厚、ｙを電子トラップの準位とすると、２つの関数、ｙ＝１．７６ｅｘｐ（−０．０８１１ｘ）と、ｙ＝２．９０ｅｘｐ（−０．１９３ｘ）とに挟まれた領域が望ましいトラップ準位の領域である（図３１（ｂ））。
【００８８】
図３１（ａ）、３１（ｂ）に示す結果に基づいて、それぞれの高誘電体層１２としてのアルミネート膜（ＬａＡｌ２Ｏ３膜）の膜厚、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴに対して、適切な元素を図２６〜図２８から選ぶことができる。ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれにおいて、ＬａＡｌ２Ｏ３膜１２の膜厚を変化させた際における、半導体領域２との界面からのトラップ位置のＬａＡｌ２Ｏ３膜１２の膜厚依存性を図３２（ａ）、３２（ｂ）に示す。そして、図３２（ａ）、３２（ｂ）に示すような位置にピークを持つように、添加元素を分布させることが望ましい。添加元素は、ＬａＡｌ２Ｏ３膜１２の中央から半導体領域２側に分布していることが望ましい。
【００８９】
なお、高誘電体層１２への添加元素の導入は、第３実施形態で説明したと同じ方法で行う。
【００９０】
以上説明したように、本実施形態も第３実施形態と同様に、高誘電体層中に添加元素を添加することにより、高誘電体層の絶縁特性を良好な状態に保ちかつ高誘電体層にトラップを形成することが可能となるので、多数キャリアに対する小数キャリアの比を大きくすることができる。これにより、リーク電流を大きく増加させることなく、ワイブル分布の傾きβを大きくすることができ、破壊寿命を大幅に改善することができる。
【符号の説明】
【００９１】
１ 半導体基板（シリコン基板）
２ 半導体領域（シリコン領域）
３ チャネル
５ａ ソース領域
５ｂ ドレイン領域
６ａ、６ｂ 不純物層
７ａ、７ｂ 不純物層
１０ ゲート絶縁膜
１１ 界面酸化層（ＳｉＯ２層）
１２ 高誘電体層
１３ Ｒｕ層
１６ ゲート電極
１７ 金属膜
１８ 多結晶シリコン膜
１９ ゲート側壁
２０ａ、２０ｂ、２０ｃ 金属シリサイド層
【特許請求の範囲】
【請求項１】
半導体領域が形成された半導体基板と、
前記半導体領域に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有するＭＩＳＦＥＴを備え、
前記金属酸化層に含まれる前記金属はＨｆ、Ｚｒのうちから選択された少なくとも１つであり、前記金属酸化層は、更にＲｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂのうちから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする半導体装置。
【請求項２】
前記ＭＩＳＦＥＴがｎＭＩＳＦＥＴである場合は、前記添加される元素は、Ｒｕ、Ｏｓ、Ｖ、Ｃｒ、Ｔｃのグループから選択された少なくとも１つであり、
前記ＭＩＳＦＥＴがｐＭＩＳＦＥＴである場合は、前記添加される元素は、Ｒｕ、Ｏｓ、Ｖ、Ｎｂのグループから選択された少なくとも１つであることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体領域が形成された半導体基板と、
前記半導体領域に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有するＭＩＳＦＥＴを備え、
前記金属酸化層に含まれる前記金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された少なくとも１つであり、前記金属酸化層は、更にＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｈ、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする半導体装置。
【請求項４】
前記ＭＩＳＦＥＴがｎＭＩＳＦＥＴである場合は、前記添加される元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つであり、
前記ＭＩＳＦＥＴがｐＭＩＳＦＥＴである場合は、前記添加される元素は、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａのグループから選択された少なくとも１つであることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記金属酸化層に含まれる金属として更にＡｌを含み、
前記ＭＩＳＦＥＴがｎＭＩＳＦＥＴである場合は、前記添加される元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つであり、
前記ＭＩＳＦＥＴがｐＭＩＳＦＥＴである場合は、前記添加される元素は、Ｚｒ、Ｎｂ、Ｔｃ、Ｈｆ、Ｔａ、Ｒｅのグループから選択された少なくとも１つであることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記金属酸化層と、前記半導体領域との間に、シリコン酸化層またはシリコン酸窒化層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１】
半導体領域が形成された半導体基板と、
前記半導体領域に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有するＭＩＳＦＥＴを備え、
前記金属酸化層に含まれる前記金属はＨｆ、Ｚｒのうちから選択された少なくとも１つであり、前記金属酸化層は、更にＲｕ、Ｃｒ、Ｏｓ、Ｖ、Ｔｃ、Ｎｂのうちから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする半導体装置。
【請求項２】
前記ＭＩＳＦＥＴがｎＭＩＳＦＥＴである場合は、前記添加される元素は、Ｒｕ、Ｏｓ、Ｖ、Ｃｒ、Ｔｃのグループから選択された少なくとも１つであり、
前記ＭＩＳＦＥＴがｐＭＩＳＦＥＴである場合は、前記添加される元素は、Ｒｕ、Ｏｓ、Ｖ、Ｎｂのグループから選択された少なくとも１つであることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体領域が形成された半導体基板と、
前記半導体領域に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体領域上に形成され金属および酸素を含む金属酸化層を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有するＭＩＳＦＥＴを備え、
前記金属酸化層に含まれる前記金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された少なくとも１つであり、前記金属酸化層は、更にＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｈ、Ｈｆ、Ｔａ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つの元素が添加され、前記金属酸化層は前記元素が添加されたことにより形成される電荷を捕獲または放出する電荷トラップを有し、前記金属酸化層中における前記元素の密度は、１×１０１５ｃｍ−３以上、２．９６×１０２０ｃｍ−３以下の範囲にあり、前記電荷トラップは、前記金属酸化層の中央より前記半導体領域側にピークを有するように分布することを特徴とする半導体装置。
【請求項４】
前記ＭＩＳＦＥＴがｎＭＩＳＦＥＴである場合は、前記添加される元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つであり、
前記ＭＩＳＦＥＴがｐＭＩＳＦＥＴである場合は、前記添加される元素は、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａのグループから選択された少なくとも１つであることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記金属酸化層に含まれる金属として更にＡｌを含み、
前記ＭＩＳＦＥＴがｎＭＩＳＦＥＴである場合は、前記添加される元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｍｏ、Ｔｃ、Ｒｈ、Ｒｅ、Ｏｓ、Ｉｒのグループから選択された少なくとも１つであり、
前記ＭＩＳＦＥＴがｐＭＩＳＦＥＴである場合は、前記添加される元素は、Ｚｒ、Ｎｂ、Ｔｃ、Ｈｆ、Ｔａ、Ｒｅのグループから選択された少なくとも１つであることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記金属酸化層と、前記半導体領域との間に、シリコン酸化層またはシリコン酸窒化層が形成されていることを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１０−２２６０３７（Ｐ２０１０−２２６０３７Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７４４２７（Ｐ２００９−７４４２７）
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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