【課題】薄膜の応力を用いて、トランジスタのしきい値電圧を変化させる。
【解決手段】第１のチャネル形成領域を有する第１の半導体層と、第２のチャネル形成領域を有する第２の半導体層に対して、それらの上に形成された薄膜の応力を用いて、トランジスタのしきい値電圧を異ならせることができる。これらを電気的に接続することで、Ｅ／Ｄ ＭＯＳ回路を提供できる。 （もっと読む）

【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第１のトランジスタと、第１のトランジスタ上に設けられた第２のトランジスタとを有する。また、第２のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第１のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第１のトランジスタのゲート電極を、第２のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。 （もっと読む）

【課題】制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】ダミーゲート電極２２上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極２２の側壁下部にオフセットスペーサ２４を形成する。そして、サイドウォール１５の形成後、ダミーゲート電極２２とオフセットスペーサ２４とを除去し、高誘電率材料からなるゲート絶縁膜１３とメタルゲート電極１４とを異方性の高い堆積方法を用いて形成する。 （もっと読む）

【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。 （もっと読む）

【課題】１つの半導体基板上に形成されるＭＯＳＦＥＴとＣＭＤ素子との性能向上の両立を図る。
【解決手段】画素領域を形成するＣＭＤ素子のゲート電極には低い不純物濃度を与えて変換効率を向上させる。一方、ロジック領域を形成するＭＯＳＦＥＴのゲート電極には高い不純物濃度を与えてオン／オフ特性を向上させる。製造工程においては、半導体基板４００の画素領域１１０とロジック領域１２０に対して共通に形成した電極材料層５００に対してＣＭＤ素子のゲート電極に対応する不純物濃度を与えるためのイオン注入を行う。次に、画素領域１１０をマスキングしてイオン注入を行って、ロジック領域１２０の電極材料層５００にＭＯＳＦＥＴのゲート電極に対応する不純物濃度を与える。その後、電極材料層５００からゲート電極を形成する。 （もっと読む）

【課題】１回のゲート絶縁膜形成工程で複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができるとともに、ゲート絶縁膜に酸化促進物質による欠陥が発生するのを抑制することができる半導体装置の製造方法の提供。
【解決手段】半導体基板の所定領域に拡散性を有する酸化促進物質を注入する酸化促進物質注入工程と、上記半導体基板に熱処理を行うことで当該半導体基板に上記酸化促進物質の注入量に応じた複数の厚みの酸化膜を形成する酸化膜形成工程と、上記所定領域に注入された酸化促進物質を拡散させることで上記酸化膜中に存在する上記酸化促進物質の濃度を低下させる酸化促進物質拡散工程とを備える。 （もっと読む）

【課題】高品質な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、１×１０^１９ａｔｏｍｓ／ｃｍ^２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び界面酸化層上に形成され、実質的に界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層を有するＭＯＳ（metal-oxide-semiconductor）トランジスタを備え、少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的にｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】生産性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、シリコン基板１０１と、同一のシリコン基板１０１上に設けられたＮ型トランジスタ２００およびＰ型トランジスタ２０２と、を備え、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたＴｉＮ膜１１０と、を有しており、Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９ａを有しており、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、Ｎ型トランジスタ２００と同じ仕事関数調整用元素を含有するＬａ添加ＳｉＯ_２膜１０９ｂを有する。 （もっと読む）

【課題】ＭＯＳトランジスタの新規な閾値電圧制御技術を提供する。
【解決手段】半導体装置の製造方法は、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない酸化アルミニウム膜を形成する工程と、酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、タンタル窒素含有膜上に、導電膜を形成する工程と、導電膜をパターニングして、ゲート電極を形成する工程と、ゲート電極をマスクとして、ｐ型領域にｎ型不純物を注入する工程と、タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する。 （もっと読む）

【課題】メタルゲートを用いたＣＭＩＳまたはＣＭＯＳ構造の集積回路デバイスにおいて、Ｎチャネル領域およびＰチャネル領域におけるゲート絶縁膜、メタルゲート層等のつくり分けに関しては、種々の方法が提案されているが、プロセスが複雑になる等の問題があった。
【解決手段】本願発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。 （もっと読む）

【課題】 拡散防止膜の形成方法及び半導体装置の製造方法に関し、閾値調整元素の拡散等による閾値電圧の変動の防止と製造工程の簡素化を両立する。
【解決手段】 Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない高誘電率酸化膜の上にＳｉ含有半導体層を堆積させる工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散する工程とを設ける。 （もっと読む）

【課題】イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制して低コストの半導体装置を提供する。
【解決手段】半導体装置の製造方法では、導電膜上５ａ，５ｂにおいて、第１の領域１ａから第２の領域１ｂまでを覆う第１のマスク６ｂ、第２の領域の上方にスペース部７ｂ、及び第２の領域１ｂから第３の領域１ｃまでを覆う第２のマスク６ｃを有するマスクパターンを設ける。スペース部内、並びに第１及び第２のマスクの第1の側面にサイドウォール膜７ａを設ける。第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する。サイドウォール膜をマスクに用いて異方性エッチングを行うことによりゲート絶縁膜及びゲート電極を形成してＭＯＳトランジスタ。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】ＣＭＯＳ回路の閾値を簡易なプロセスで効率よく制御して、信頼性の高い半導体装置を作製する。
【解決手段】下地ゲート絶縁膜を形成し、下地ゲート絶縁膜上に選択的にマスク膜を形成し、下地ゲート絶縁膜、及び、マスク膜上に第１の金属元素を含む第１のキャップ膜を形成し、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜に第１の金属元素を拡散させ、マスク膜、及び、第１のキャップ膜を選択的に除去し、第１の金属元素が拡散したｎＭＯＳトランジスタ領域の下地ゲート絶縁膜、及び、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成し、下地ゲート絶縁膜に第２の金属元素を拡散させる。 （もっと読む）

【課題】信頼性に優れた半導体装置が得られる製造方法を提供する。
【解決手段】半導体装置の製造方法は、ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタを備える半導体装置の製造方法であって、基板上に、界面絶縁層および高誘電率層をこの順で形成する工程と、高誘電率層上に、犠牲層のパターンを形成する工程と、犠牲層が形成されている第１の領域の高誘電率層上および犠牲層が形成されていない第２の領域の高誘電率層上に、金属元素を含む金属含有膜を形成する工程と、熱処理を行うことにより、第２の領域における界面絶縁層と高誘電率層との界面に金属元素を導入する工程と、犠牲層をウエットエッチングにより除去する工程と、を含み、除去する工程において、犠牲層は、高誘電率層よりもエッチングされやすい。 （もっと読む）