【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】貫通電流を低減させることができる相補型の論理回路を用いることで、消費電力を抑えることができる半導体装置の提案を目的の一とする。或いは、貫通電流を低減させることができる相補型の論理回路を用いることで、発熱を抑えることができる半導体装置の提案を目的の一とする。
【解決手段】通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたｎチャネル型トランジスタ、或いはｐチャネル型トランジスタを、相補型の論理回路に用いる。そして、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタをスイッチング素子として用い、上記第２のゲート電極の電位を制御する。上記スイッチング素子として機能するトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。 （もっと読む）

【課題】高耐圧の用途に適用可能な交流スイッチ（半導体リレー）を提供する。
【解決手段】交流スイッチ１は、ソース（Ｓ）同士を接続した第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２と、第１化合物半導体ＭＯＳＦＥＴ１１のドレイン（Ｄ）に接続された第１出力端子１３と、第２化合物半導体ＭＯＳＦＥＴ１２のドレイン（Ｄ）に接続された第２出力端子１４とを含む。交流スイッチ１は、オフ時の第１出力端子１３および第２出力端子１４の間の耐圧が４００Ｖ以上（より好ましくは６００Ｖ以上）であり、オン時の第１出力端子１３および第２出力端子１４の間の抵抗が２０ｍΩ以下（より好ましくは１０ｍΩ以下）である。 （もっと読む）

【課題】高電圧仕様の受動素子と低電圧仕様の容量素子とを備える半導体装置の製造方法であって、低電圧仕様の容量素子の容量を確保できると共に、高電圧仕様の受動素子の当該高電圧仕様に対する耐圧を確保すると共に、製造時に高電圧仕様の受動素子の特性が変動することを防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０２上に絶縁膜１１６ｂを上部に有する下部電極１１０ｂと絶縁膜１１６ａを上部に有する下部電極１１０ａとを形成し、下部電極１１０ｂ上の絶縁膜１１６ｂの膜厚を薄くし、半導体基板１０２上にゲート電極１４４を形成し、膜厚を薄くした第１の絶縁膜１１６ｂ上に上部電極１４０を形成し、ゲート電極１４４および上部電極１４０を形成した後、全面に絶縁膜を形成し、絶縁膜を異方性エッチングしてゲート電極１４４の側面にサイドウォール１４８を形成する。 （もっと読む）

【課題】エアボイドなどの貼り合わせに起因する欠陥を十分に抑制できるＳＯＩ基板の作製方法を提案することを目的の一とする。
【解決手段】ボンド基板とベース基板を対向させ、ボンド基板またはベース基板の端部に圧力をかけてボンド基板とベース基板の貼り合わせを開始させる時、または前に、ボンド基板表面、または、ベース基板表面の貼り合わせの開始地点における接平面に対して、ボンド基板における貼り合わせの終了地点がベース基板から離れるようにボンド基板を反らせ、および／または、ベース基板における貼り合わせの終了地点がボンド基板から離れるようにベース基板を反らせ、貼り合わせを開始させた後に、ボンド基板の反り量、および／または、ベース基板の反り量を制御することにより、ボンド基板とベース基板の貼り合わせに係る速度を制御する、ＳＯＩ基板の作製方法である。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有膜４、Ａｌ含有膜５及びマスク層６を形成してから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａのマスク層６とＡｌ含有膜５を選択的に除去する。それから、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４上とｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１Ｂのマスク層６上に希土類含有膜７を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４を希土類含有膜７と反応させ、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４をＡｌ含有膜５と反応させる。その後、未反応の希土類含有膜７とマスク層６を除去してから、メタルゲート電極を形成する。マスク層６は、窒化チタン又は窒化タンタルからなる窒化金属膜６ａと、その上のチタン又はタンタルからなる金属膜６ｂとの積層構造を有する。 （もっと読む）

【課題】複数枚の絶縁層被覆単結晶半導体基板に対して効率よくイオン注入を行い、大面積の単結晶半導体層を備えた半導体基板の作製方法を提供することを課題の一とする。
【解決手段】半導体基板の作製工程において、表面のファンデルワールス力を調整した保持用トレイに表面に絶縁層が形成された複数枚の単結晶半導体基板を貼り合わせ、複数枚の単結晶半導体基板にイオン照射工程を行うことで複数枚の単結晶半導体基板の所定の深さに脆化層を形成し、複数枚の単結晶半導体基板にファンデルワールス力を調整したベース基板を貼り合わせることでファンデルワールス力の差を利用して保持用トレイを選択的に分離し、剥離加熱処理を行い劈開面を形成して単結晶半導体基板をベース基板から分離することにより、絶縁層を介して単結晶半導体基板をベース基板に転載する。 （もっと読む）

【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】単結晶シリコン基板に形成されたｎチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が引っ張り応力を受けるように、導電膜には不純物が導入され、単結晶シリコン基板に形成されたｐチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が圧縮応力を受けるように、導電膜には不純物が導入されている。 （もっと読む）

【課題】半導体装置の作製工程数を減少させること、半導体装置の歩留まりを向上させること、半導体装置の作製コストを低減することを課題とする。
【解決手段】基板上に、単結晶半導体層をチャネル形成領域に有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して分離され、酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該単結晶半導体層及び酸化物半導体層を有するダイオードを有する半導体装置、及び、その作製方法に関する。 （もっと読む）

【課題】一層の半導体層から膜厚の異なる半導体層を有する半導体薄膜基板を提供することを目的の一とする。または、半導体薄膜基板を適用した半導体装置を提供することを目的の一とする。
【解決手段】基板上に半導体層を形成し、半導体層を加工して第１の島状半導体層および第２の島状半導体層を形成し、第１の島状半導体層にレーザー照射を行うことにより第１の島状半導体層を溶融させ、第１の島状半導体層から第２の島状半導体層より膜厚が厚い第３の島状半導体層を形成する、半導体薄膜基板の作製方法である。 （もっと読む）

【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。 （もっと読む）

【課題】トランジスタの特性を劣化させることなくポリシリコン抵抗素子を製造できる半導体装置の製造方法を提供する。
【解決手段】半導体基板３０の抵抗素子形成領域に抵抗素子となるポリシリコン膜３５ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート３５ｂ及び高濃度不純物領域４０を形成する。その後、全面に絶縁膜４１を形成した後、トランジスタ形成領域をフォトレジスト膜４２で覆い、ポリシリコン膜３５ａに導電性不純物をイオン注入する。次いで、フォトレジスト膜４２をアッシングにより除去する。このとき、トランジスタは絶縁膜４１に覆われているため、アッシングによるダメージが回避される。また、抵抗素子領域に導入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、ポリシリコンゲート及び高濃度不純物領域４０が酸により溶解することが回避される。 （もっと読む）

【課題】結晶欠陥の発生を抑制しながら、深い素子分離膜を形成する。
【解決手段】半導体装置１００は、基板（半導体基板１）と、基板に形成され、素子形成領域４を他の領域と分離する素子分離膜２と、素子形成領域４にて基板上に形成された半導体層３と、を有する。素子分離膜２は、基板上に形成された第１絶縁膜２１と、第１絶縁膜２１上に形成された第２絶縁膜２２と、を含む。第１絶縁膜２１の底面２１Ａは下方に向けて膨出する凸曲面状である。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）