【課題】バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを実現する。
【解決手段】半導体装置１は、第１の下部拡散層６Ａ、第１の上部拡散層７Ａ、及び第１のゲート電極９Ａを有する第１の縦型トランジスタ４Ａと、第２の下部拡散層６Ｂ、第２の上部拡散層７Ｂ、及び第２のゲート電極９Ｂを有する第２の縦型トランジスタ４Ｂと、第１及び第２のゲート電極９Ａ，９Ｂに接続されるゲート配線と、第１の下部拡散層６Ａ及び第２の上部拡散層７Ｂに接続される第１の配線Ｗ１と、第１の上部拡散層７Ａ及び第２の下部拡散層６Ｂに接続される第２の配線Ｗ２とを備える。 （もっと読む）

【課題】低電圧トランジスタ及び高電圧トランジスタの双方の要求を満たし、高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】ボロン又はリンを含む第１の不純物層と、第１の不純物層上に形成された第１のエピタキシャル層と、第１のエピタキシャル層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１のソース／ドレイン領域とを有する第１のトランジスタと、ボロン及び炭素又は砒素を含む第２の不純物層と、第２の不純物層上に形成された第２のエピタキシャル層と、第２のエピタキシャル層上に、第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＲＸスルートランジスタ群ＴＨ（ＲＸ）は、互いに直列に接続されたＭＩＳＦＥＴＱ１〜Ｑ５において、それぞれのＭＩＳＦＥＴのボディ領域と、隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域とを、それぞれ、ダイオード（整流素子）を介して接続する。そして、特に、ｎチャネル型ＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのボディ領域から隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域へ向う向きが順方向となるようにダイオードを接続する。 （もっと読む）

【課題】トランジスタのチャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板第１及び第２の領域に非晶質化のためのイオン注入を行い、第１の領域及び第２の領域に第１の不純物及び第２の不純物をそれぞれイオン注入し、注入した不純物を活性化して第１の不純物層及び第２の不純物層を形成し、不純物層を形成した半導体基板上に半導体層をエピタキシャル成長し、第１及び第２の領域上にゲート絶縁膜を成長し、第１及び第２のゲート絶縁膜上に第１及び第２のゲート電極をそれぞれ形成する。 （もっと読む）

【課題】貼り合わせ不良を十分に低減できるＳＯＩ基板を提供する。
【解決手段】半導体基板に絶縁層を形成し、絶縁層が形成された半導体基板にイオンを照射することにより脆化領域を形成し、ベース基板を加熱することで、ベース基板表面に付着した水分量を低減し、加熱されたベース基板と、脆化領域が形成された半導体基板と、を対向して接触させることにより貼り合わせ、貼り合わされたベース基板と半導体基板とを加熱して、脆化領域において分離させることにより、ベース基板上に半導体層を形成するＳＯＩ基板の作製方法。これにより、貼り合わせ不良を十分に低減できるＳＯＩ基板を提供することができる。 （もっと読む）

【課題】プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にするＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法を提供する。
【解決手段】ＭＥＭＳレゾネータの製造方法は、基板１０上に形成された半導体デバイスとＭＥＭＳ構造体部４とを有するＭＥＭＳレゾネータ２の製造方法であって、半導体デバイスは、上部電極３０と下部電極２６とを有するＯＮＯキャパシタ部６と、ＣＭＯＳ回路部８と、を含み、ＯＮＯキャパシタ部６の下部電極２６を、第１シリコン層２６を用いて、形成する。ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極３０とを、第２シリコン層５２を用いて、形成する。及び、ＭＥＭＳ構造体部４の上部構造体１８とＣＭＯＳ回路部８のゲート電極３４とを、第３シリコン層５４を用いて、形成する。 （もっと読む）

【課題】半導体装置の製造方法において、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止する。
【解決手段】半導体基板１０１の表面に、半導体素子が形成されるべき素子領域を分離するようトレンチ分離領域１００ｃ、１００ｆ、１００ｇを形成した後、該トレンチ分離領域を覆い、かつトレンチ分離領域からはみ出して該トレンチ分離領域に接する素子領域に一部重なるようシリコン窒化膜（酸化防止膜）１０９を形成し、該素子領域上に該酸化防止膜をマスクとして、該複数の半導体素子のうちの所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜１１０を形成する。 （もっと読む）

【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。
【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。 （もっと読む）

【課題】半導体基板上に形成されたＦＥＴのソース側のエクステンション領域の抵抗値を低減し、半導体装置の動作速度を向上することができる技術を提供する。
【解決手段】ゲート電極４ｄの側壁に、ゲート電極４ｄのゲート長方向の幅が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎをそれぞれ形成する。これにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの形状によって第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に自己整合的に形成されるエクステンション領域３７、３８の半導体基板ＳＢの上面の幅をそれぞれ異なる長さで形成する。 （もっと読む）

【課題】半導体領域に酸化物半導体を用いた、高耐圧で、大電流の制御が可能であり、かつ量産性に優れた半導体素子を提供することを課題の一とする。また、該半導体素子を用いた半導体装置を提供することを課題の一とする。また、該半導体素子の作製方法を提供することを課題の一とする。
【解決手段】半導体領域に酸化物半導体を用いたトランジスタと、トランジスタのゲート電極層、ソース電極層及びドレイン電極層の各々と電気的に接続した貫通電極を備えた半導体チップを積層し、トランジスタを電気的に並列接続することによって、実質的にＷ長の長い半導体素子を提供する。 （もっと読む）

【課題】ゲート絶縁膜にハフニウムを含む絶縁膜を使用したＭＩＳＦＥＴを有する半導体装置において、ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】本発明では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜と、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の構成を相違させている。具体的に、ｎチャネル型コア用トランジスタＱ１では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１の積層膜を使用している。一方、ｐチャネル型コア用トランジスタＱ２では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２の積層膜を使用している。 （もっと読む）

【課題】従来技術と比較して占有面積が小さく、かつ基板電流が流れる経路の抵抗を低く抑え、寄生バイポーラトランジスタの動作を抑制することができる半導体集積回路及び半導体集積回路装置を提供する。
【解決手段】ｐ型半導体基板１０に形成されたドレイン領域Ｄ１、ソース領域Ｓ１、及びｐ型活性領域Ｂと、ドレイン領域Ｄ１とソース領域Ｓ１との間に形成されたゲート電極ＴＧ１と、ドレイン電極ＴＤ１と、ソース電極ＴＳ１と、基板電極ＴＢ１とを備えたＮＭＯＳトランジスタＭＮ１と、ソース領域Ｓ１とｐ型活性領域Ｂとの間に形成されたドレイン領域Ｄ２及びソース領域Ｓ２と、ｐ型活性領域Ｂと、ドレイン領域Ｄ２とソース領域Ｓ２との間に形成されたゲート電極ＴＧ２と、ドレイン電極ＴＤ２と、ソース電極ＴＳ２と、基板電極ＴＢ２とを備えたＮＭＯＳトランジスタＭＮ２とを備え、ＮＭＯＳトランジスタＭＮ２は、基板電極ＴＢ１とソース電極ＴＳ１との間に接続される。 （もっと読む）

【課題】２つのトランジスタを混載した半導体装置において、ダミー配線を介して配線間で短絡が発生するのを防止し、信頼性の高い混載デバイスを実現可能にする。
【解決手段】本発明の半導体装置は、微細ＣＭＯＳ４Ａと、微細ＣＭＯＳ４Ａに接続される微細配線１５とを有する微細ＣＭＯＳ領域と、微細ＣＭＯＳ４Ａよりも耐圧が高い高耐圧デバイス４Ｂと、高耐圧デバイス４Ｂに接続され、平面視において微細配線１５よりも配線幅が広いドレイン配線１１５及びソース配線１１６と、を有する高耐圧デバイス領域と、を具備し、高耐圧デバイス領域には、電気的に孤立したダミー配線１４が少なくともドレイン配線１１５及びソース配線１１６に隣接して配置されない。 （もっと読む）

【課題】多結晶シリコン層の表面平坦性を向上できる半導体装置の製造方法を提供する。
【解決手段】本実施形態によれば、半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜を結晶化して多結晶シリコン膜を形成する工程と、プラズマドーピング法を用いて、前記多結晶シリコン膜にイオンを注入する工程と、前記イオンを注入した前記多結晶シリコン膜の表面を研磨する工程と、を備える。 （もっと読む）

【課題】ＭＯＳトランジスタの新規な閾値電圧制御技術を提供する。
【解決手段】半導体装置の製造方法は、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない酸化アルミニウム膜を形成する工程と、酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、タンタル窒素含有膜上に、導電膜を形成する工程と、導電膜をパターニングして、ゲート電極を形成する工程と、ゲート電極をマスクとして、ｐ型領域にｎ型不純物を注入する工程と、タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）

【課題】高誘電率ゲート絶縁膜とメタルゲート電極を有するＣＭＩＳＦＥＴを備えた半導体装置において、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる技術を提供する。
【解決手段】ＣＭＩＳＦＥＴのしきい値を調整する目的で、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜５に希土類元素またはアルミニウムを導入する際に、酸素をほとんど含まないランタン膜からなるしきい値調整層８ｂおよび酸素をほとんど含まないアルミニウム膜からなるしきい値調整層８ａをｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５上にそれぞれ形成する。これにより、しきい値調整層８ａおよびしきい値調整層８ｂからＨｆ含有絶縁膜５および半導体基板１の主面に酸素が拡散することを防ぐ。 （もっと読む）

【課題】イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制して低コストの半導体装置を提供する。
【解決手段】半導体装置の製造方法では、導電膜上５ａ，５ｂにおいて、第１の領域１ａから第２の領域１ｂまでを覆う第１のマスク６ｂ、第２の領域の上方にスペース部７ｂ、及び第２の領域１ｂから第３の領域１ｃまでを覆う第２のマスク６ｃを有するマスクパターンを設ける。スペース部内、並びに第１及び第２のマスクの第1の側面にサイドウォール膜７ａを設ける。第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する。サイドウォール膜をマスクに用いて異方性エッチングを行うことによりゲート絶縁膜及びゲート電極を形成してＭＯＳトランジスタ。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】半導体装置の製造方法において工程数の削減を図ること。
【解決手段】領域HV_p、LV_n、LL_nに第１〜第３のゲート電極３６ａ〜３６ｃを形成する工程と、領域LV_nを覆い、かつ、領域HV_pと領域LL_nを露出するマスクパターン４０を形成する工程と、マスクパターン４０をマスクにしたイオン注入でp型ソースドレインエクステンション４１とp型ポケット領域４２を形成する工程と、マスクパターン４０をマスクにしたイオン注入でn型ソースドレインエクステンション４５を形成する工程と、領域HV_pと領域LL_nを覆い、かつ、第２の領域LV_nを露出するマスクパターン５２を形成する工程と、マスクパターン５２をマスクにしてインジウムをシリコン基板１にイオン注入し、p型ポケット領域５４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）