半導体装置の製造方法
【課題】トランジスタの特性を劣化させることなくポリシリコン抵抗素子を製造できる半導体装置の製造方法を提供する。
【解決手段】半導体基板３０の抵抗素子形成領域に抵抗素子となるポリシリコン膜３５ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート３５ｂ及び高濃度不純物領域４０を形成する。その後、全面に絶縁膜４１を形成した後、トランジスタ形成領域をフォトレジスト膜４２で覆い、ポリシリコン膜３５ａに導電性不純物をイオン注入する。次いで、フォトレジスト膜４２をアッシングにより除去する。このとき、トランジスタは絶縁膜４１に覆われているため、アッシングによるダメージが回避される。また、抵抗素子領域に導入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、ポリシリコンゲート及び高濃度不純物領域４０が酸により溶解することが回避される。
【解決手段】半導体基板３０の抵抗素子形成領域に抵抗素子となるポリシリコン膜３５ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート３５ｂ及び高濃度不純物領域４０を形成する。その後、全面に絶縁膜４１を形成した後、トランジスタ形成領域をフォトレジスト膜４２で覆い、ポリシリコン膜３５ａに導電性不純物をイオン注入する。次いで、フォトレジスト膜４２をアッシングにより除去する。このとき、トランジスタは絶縁膜４１に覆われているため、アッシングによるダメージが回避される。また、抵抗素子領域に導入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、ポリシリコンゲート及び高濃度不純物領域４０が酸により溶解することが回避される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
抵抗素子は電子回路を形成する上で重要な素子の一つであり、多くの半導体装置（ＬＳＩ：Large Scale Integration）は抵抗素子を含んで形成されている。半導体装置に内蔵される抵抗素子の一つに、ポリシリコン抵抗素子がある。ポリシリコン抵抗素子はポリシリコン膜にＰ（リン）等の導電性不純物を導入して形成された抵抗素子であり、その製造工程の多くがトランジスタの製造工程と共通している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２４４１２４号公報
【特許文献２】特開２００７−１２３６３２号公報
【特許文献３】特開２００７−５３３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ポリシリコン抵抗素子とトランジスタとを同時に形成する場合、トランジスタの特性が劣化することがある。
【０００５】
以上から、トランジスタの特性を劣化させることなくポリシリコン抵抗素子を製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一観点によれば、半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、前記ゲートをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と、前記半導体膜、前記不純物領域及び前記ゲートを覆う第２の絶縁膜を形成する工程と、前記トランジスタ形成領域の前記第２の絶縁膜の上にレジスト膜を形成する工程と、前記レジスト膜をマスクとし、前記抵抗素子形成領域の前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、前記レジスト膜をアッシングにより除去する工程と、前記抵抗素子形成領域の前記第２の絶縁膜を残し、前記トランジスタ形成領域の前記第２の絶縁膜を除去する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
上記一観点によれば、レジスト膜をアッシングにより除去する際に、ポリシリコンゲート及び不純物領域が第２の絶縁膜に覆われている。このため、アッシングによってポリシリコンゲート及び高濃度不純物領域がダメージを受けることが回避される。また、抵抗素子形成領域の第２の絶縁膜にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によるポリシリコンゲート及び高濃度不純物領域の溶解が回避される。これにより、良好な特性のトランジスタが得られる。
【図面の簡単な説明】
【０００８】
【図１】図１は、半導体装置の製造方法の一例を示す断面図（その１）である。
【図２】図２は、半導体装置の製造方法の一例を示す断面図（その２）である。
【図３】図３は、半導体装置の製造方法の一例を示す断面図（その３）である。
【図４】図４は、半導体装置の製造方法の一例を示す断面図（その４）である。
【図５】図５は、半導体装置の製造方法の一例を示す断面図（その５）である。
【図６】図６は、半導体装置の製造方法の一例を示す断面図（その６）である。
【図７】図７は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図８】図８は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図９】図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【図１４】図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。
【図１５】図１５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。
【図１６】図１６は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図１７】図１７は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図１８】図１８は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図１９】図１９は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【発明を実施するための形態】
【０００９】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１０】
図１〜図６は、半導体装置の製造方法の一例を示す断面図である。ここでは、ポリシリコン抵抗素子を形成する抵抗素子形成領域と、ｎ型ＭＯＳトランジスタを形成するトランジスタ形成領域とを示している。
【００１１】
まず、図１（ａ）に示すように、ｐ型半導体基板（シリコン基板）１０の所定の領域に素子分離膜１１を形成する。そして、半導体基板１０のトランジスタ形成領域にＢ（ホウ素）等のｐ型導電性不純物をイオン注入して、ｐウェル１２を形成する。
【００１２】
次に、ｐウェル１２の表面を熱酸化させてゲート絶縁膜１３を形成した後、ＣＶＤ（Chemical Vapor Deposition）法等により半導体基板１０の上側全面にポリシリコン膜を形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を使用してパターニングし、抵抗素子形成領域に抵抗素子となる所定の形状のポリシリコン膜１４ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート１４ｂを形成する。
【００１３】
次に、図１（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜１５で覆う。そして、ポリシリコンゲート１４ｂをマスクとしてｐウェル１２にＡｓ（ヒ素）等のｎ型導電性不純物を浅くイオン注入する。これにより、ポリシリコンゲート１４ｂの両側のｐウェル１２の表層部にエクステンション領域１６が形成される。その後、フォトレジスト膜１５を除去する。
【００１４】
次に、図２（ａ）に示すように、半導体基板１０の上側全面に絶縁膜１７を形成し、この絶縁膜１７をエッチバックして、図２（ｂ）に示すように、ポリシリコン膜１４ａ及びポリシリコンゲート１４ｂの側部にサイドウォール１７ａ，１７ｂを形成する。
【００１５】
次に、図３（ａ）に示すように、ポリシリコンゲート１４ｂ及びサイドウォール１７ｂをマスクとして、ｐウェル１２にＡｓ（ヒ素）等のｎ型導電性不純物を高濃度にイオン注入して、ソース及びドレインとなるｎ型高濃度不純物領域１８を形成する。このｎ型導電性不純物のイオン注入により、エクステンション領域１６のうちサイドウォール１７ｂの下方の部分以外の領域は、ｎ型高濃度不純物領域１８となる。また、このとき同時に、ポリシリコン膜１４ａ及びポリシリコンゲート１４ｂにもｎ型導電性不純物がイオン注入され、ポリシリコン膜１４ａ及びポリシリコンゲート１４ｂの抵抗値が減少する。
【００１６】
次に、図３（ｂ）に示すように、トランジスタ形成領域をフォトレジスト膜１９により覆った後、ポリシリコン膜１４ａにＡｓ等のｎ型導電性不純物をイオン注入して、ポリシリコン膜１４ａ（ポリシリコン抵抗素子）の抵抗値を調整する。その後、図４（ａ）に示すようにフォトレジスト膜１９をアッシングして除去した後、フォトレジスト膜１９が付着していた面を硫酸水溶液等によりウェット洗浄する。
【００１７】
次に、図４（ｂ）に示すように、半導体基板１０の上側全面に、シリサイドブロックとなる絶縁膜２０を形成する。そして、図５（ａ）に示すように、抵抗素子形成領域をフォトレジスト膜２１で覆い、トランジスタ形成領域の絶縁膜２０を除去して、高濃度不純物領域１８及びポリシリコンゲート１４ｂを露出させる。その後、フォトレジスト膜２１を除去する。
【００１８】
次に、図５（ｂ）に示すように、半導体基板１０の上側全面にＣｏ（コバルト）膜２２を形成した後、アニール処理を実施する。これにより、高濃度不純物領域１８の上面及びポリシリコンゲート１４ｂの上面のシリコンとＣｏ膜２２のＣｏとが反応してシリサイドが形成される。その後、Ｃｏ膜２２を除去する。このようにして、図６に示すように、ポリシリコンゲート１４ｂ及び高濃度不純物領域１８の上にそれぞれシリサイド膜２２ａ，２２ｂが形成される。
【００１９】
次いで、半導体基板１０の上側全面に層間絶縁膜（図示せず）を形成した後、ポリシリコン膜１４ａ、シリサイド膜２２ａ，２２ｂに電気的に接続する配線（図示せず）を形成する。このようにして、ポリシリコン抵抗素子とＬＤＤ（Lightly Doped Drain)構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００２０】
ところで、上述の方法により半導体装置を製造した場合、ポリシリコンゲート１４ｂや高濃度不純物領域１８（ソース及びドレイン）の表面に凹凸が発生し、トランジスタ特性が劣化することが判明した。これは、以下の理由によると考えられる。
【００２１】
すなわち、図３（ｂ）に示す工程において、ポリシリコン膜１４ａに導電性不純物をイオン注入する際に、フォトレジスト膜１９にも多量の導電性不純物がイオン注入される。導電性不純物が導入されていないフォトレジスト膜の場合は、剥離液により容易に除去することができる。しかし、導電性不純物が導入されたフォトレジスト膜は剥離液では除去することが難しいため、アッシングにより除去することになる。
【００２２】
一般的に、フォトレジスト膜のアッシングには酸素を主成分とするガスのプラズマが使用され、反応性を上げるために半導体基板を加熱している。導電性不純物が多量に注入されたレジスト膜を除去するためには、プラズマエネルギーを高くしたり、基板温度を高温にするなどの対策が必要になる。しかし、それにより半導体基板の表面がダメージを受けて、トランジスタ特性が劣化する。
【００２３】
また、上述した方法では、図３（ｂ），図４（ａ）に示す工程において、フォトレジスト膜１９をアッシングにより除去した後、半導体基板１０をアッシング装置から大気中に取り出す。このとき、抵抗素子形成領域のポリシリコン膜１４ａ及び素子分離膜１１、並びに高濃度不純物領域１８等にイオン注入された導電性不純物（上記の例ではＰ）が、大気中のＯ及びＨと反応して酸（上記の例ではリン酸：Ｈ3ＰＯ4）が発生する。この酸がポリシリコンゲート１４ｂ及び高濃度不純物領域１８のポリシリコンを溶解して欠陥を発生させ、トランジスタ特性の劣化の原因となる。特に、ポリシリコン膜１４ａにＰを５．０×１０15ｃｍ-2以上の濃度で導入した場合は、トランジスタ特性の劣化が顕著になる。
【００２４】
更に、上述の製造方法では、フォトレジスト膜１９をアッシングする工程や絶縁膜２０を成膜する工程中にポリシリコン膜１４ａの温度が高くなる。このため、ポリシリコン膜１４ａから大気中に導電性不純物が導出（アウトディフュージョン）して、抵抗値が変化してしまうという問題もある。
【００２５】
以下、実施形態について、添付の図面を参照して説明する。
【００２６】
（第１の実施形態）
図７〜図１５は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、ポリシリコン抵抗素子を形成する抵抗素子形成領域と、ｎ型ＭＯＳトランジスタを形成するトランジスタ形成領域とを示している。
【００２７】
まず、図７（ａ）に示すように、ｐ型半導体基板（シリコン基板）３０の所定領域に、公知のＳＴＩ（Shallow Trench Isolation）法又はＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜３１を形成する。素子分離膜３１の厚さは、例えば３００ｎｍとする。
【００２８】
次に、図７（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜３２で覆う。その後、トランジスタ形成領域にｐ型導電性不純物をイオン注入して、ｐウェル３３を形成する。ここでは、Ｂ（ホウ素）を、加速エネルギーが１５０ｋｅＶ、ドーズ量が３．０×１０13ｃｍ-2の条件でイオン注入してｐウェル３３を形成するものとする。ｐウェル３３を形成後、フォトレジスト膜３２は除去する。
【００２９】
次に、図８（ａ）に示すように、ｐウェル３３の表面を熱酸化させてゲート絶縁膜３４を形成する。その後、半導体基板３０の上側全面にＣＶＤ法によりポリシリコンを堆積させて、例えば厚さが１０５ｎｍのポリシリコン膜を形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を使用してパターニングし、抵抗素子形成領域に抵抗素子となるポリシリコン膜３５ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート３５ｂを形成する。
【００３０】
次に、図８（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜３６で覆う。その後、ポリシリコンゲート３５ｂをマスクとしてｐウェル３３にＡｓ等のｎ型導電性不純物を、例えば加速エネルギーが１ｋｅＶ、ドーズ量が８．０×１０14ｃｍ-2の条件でイオン注入して、エクステンション領域３７を形成する。エクステンション領域３７を形成後、フォトレジスト膜３６を除去する。
【００３１】
次に、図９（ａ）に示すように、半導体基板３０の上側全面に、サイドウォールとなる絶縁膜３８を形成する。ここでは、絶縁膜３８として、ＣＶＤ法によりＢＴＯ（チタン酸バリウム：ＢａＴｉＯ3）膜を７０ｎｍの厚さに形成するものとする。ＢＴＯ膜を形成するときの基板温度は、例えば５２０℃とする。なお、絶縁膜３８はＢＴＯ以外の絶縁物、例えばＳｉＯ2やＳｉＮ等により形成してもよい。
【００３２】
次に、絶縁膜３８をエッチバックして、図９（ｂ）に示すように、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂの側部にそれぞれサイドウォール３８ａ，３８ｂを形成する。なお、絶縁膜３８をＢＴＯにより形成した場合、絶縁膜３８のエッチングは、例えばＣＦ4やＣＨＦ3などのフルオロカーボンガスを用いたドライエッチングにより行う。
【００３３】
次に、図１０（ａ）に示すように、ポリシリコン膜３５ａ、ポリシリコンゲート３５ｂ及びｐウェル３３にｎ型導電性不純物を高濃度にイオン注入する。ここでは、ポリシリコン膜３５ａ、ポリシリコンゲート３５ｂ及びｐウェル３３にＡｓ（ヒ素）及びＰ（リン）をイオン注入するものとする。Ａｓをイオン注入するときの条件は、例えば加速エネルギーが２０ｋｅＶ、ドーズ量が４．０×１０15ｃｍ-2とする。また、Ｐをイオン注入するときの条件は、例えば加速エネルギーが１０ｋｅＶ、ドーズ量が５．０×１０14ｃｍ-2とする。
【００３４】
その後、例えば１０２５℃の温度でアニールを実施して、イオン注入した導電性不純物を活性化させる。
【００３５】
このｎ型導電性不純物のイオン注入により、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂの抵抗値が低下するとともに、ポリシリコンゲート３５ｂの両側の基板表面に、ソース及びドレインとなるｎ型高濃度不純物領域４０が形成される。また、このｎ型導電性不純物のイオン注入により、エクステンション領域３７のうちサイドウォール３８ｂの下方の部分以外の領域は、ｎ型高濃度不純物領域４０となる。
【００３６】
なお、本実施形態では、図１０（ａ）の工程において、トランジスタ形成領域にｎ型導電性不純物を注入するとともに、抵抗素子形成領域のポリシリコン膜３５ａに対してもｎ型導電性不純物を注入している。しかし、この工程において、抵抗素子形成領域を例えばレジストマスクにより覆い、トランジスタ形成領域に選択的にｎ型導電性不純物を注入してもよい。
【００３７】
次に、図１０（ｂ）に示すように、半導体基板３０の上側全面にシリサイドブロックとなる絶縁膜４１を形成する。ここでは、絶縁膜４１として、ＣＶＤ法によりＢＴＯ膜を３５ｎｍの厚さに形成するものとする。ＢＴＯ膜形成時の基板温度は例えば５２０℃とする。なお、絶縁膜４１は、ＳｉＯ2及びＳｉＮなどのＢＴＯ以外の絶縁物により形成してもよい。
【００３８】
次に、図１１（ａ）に示すように、トランジスタ形成領域をフォトレジスト膜４２で覆う。その後、抵抗素子形成領域のポリシリコン膜３５ａに、Ｐ等のｎ型導電性不純物を例えば加速エネルギーが３０ｋｅＶ、ドーズ量が５．１５×１０15ｃｍ-2の条件でイオン注入して、ポリシリコン膜３５ａ（抵抗素子）の抵抗値を調整する。このときの導電性不純物のイオン注入条件は、形成すべき抵抗素子の抵抗値に応じて随時変更する。
【００３９】
次に、図１１（ｂ）に示すように、フォトレジスト膜４２をアッシング処理して除去する。アッシング時の基板温度は例えば８０℃〜４００℃程度とする。その後、硫酸水溶液を使用してフォトレジスト膜４２が付着していた面をウェット洗浄する。
【００４０】
このアッシング工程において、本実施形態ではポリシリコンゲート３５ｂ及び高濃度不純物領域４０が絶縁膜４１に覆われている。このため、ポリシリコンゲート３５ｂ及び基板表面（高濃度不純物領域４０）がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜４１にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によるポリシリコンゲート３５ｂ及び高濃度不純物領域４０の溶解が回避される。これにより、良好な特性のトランジスタが得られる。
【００４１】
なお、酸の発生を抑制するためには、アッシング時の基板温度を１５０℃以下とすることが好ましい。また、本実施形態ではウェット洗浄液として硫酸水溶液を使用しているが、ウェット洗浄液として硫酸水溶液以外の液体を使用してもよい。ウェット洗浄液として使用可能な液体には、例えばフッ酸（ＨＦ)水溶液、過酸化水素（Ｈ2Ｏ2）水、水酸化アンモニウム（ＮＨ4ＯＨ）水溶液、純水、及び塩酸（ＨＣｌ）水溶液などがある。
【００４２】
次に、図１２（ａ）に示すように、抵抗素子形成領域をフォトレジスト膜４３により覆う。そして、エッチング処理を実施してトランジスタ形成領域の絶縁膜４１を除去し、高濃度不純物領域４０及びポリシリコンゲート３５ｂの上面を露出させる。絶縁膜４１は例えばＢＴＯ膜である。この場合、絶縁膜４１のエッチングは、例えばＣＦ4やＣＨＦ3などのフルオロカーボンガスを用いたドライエッチングにより行う。絶縁膜４１のエッチング後、フォトレジスト膜４３を除去する。
【００４３】
次に、図１２（ｂ）に示すように、半導体基板３０の上側全面に、Ｃｏ膜４４を例えば４ｎｍの厚さに形成し、更にその上にキャップ層（図示せず）としてＴｉＮ膜を３０ｎｍの厚さに形成する。その後、例えば窒素（Ｎ2）雰囲気中で５２０℃の温度で３０秒間保持してＣｏとシリコンとを反応させた後、Ｃｏ膜４４及びキャップ層を除去する。これにより、図１３（ａ）に示すように、高濃度不純物領域４０及びポリシリコンゲート３５ｂの上に、それぞれシリサイド膜４４ａ，４４ｂが形成される。その後、シリサイド膜４４ａ，４４ｂの抵抗値を安定化（低抵抗化）するために、例えば窒素雰囲気中で７００℃の温度で３０秒間アニールを行う。なお、シリサイドを形成する金属は、上述のＣｏに限定されるものではなく、Ｔｉ（チタン）、Ｎｉ（ニッケル）又はその他の金属を使用してもよい。また、キャップ層は必要に応じて形成すればよく、キャップ層を形成しなくてもよい。
【００４４】
次に、図１３（ｂ）に示すように、半導体基板３０の上側全面にＳｉＮ膜４５を例えば８０ｎｍの厚さに形成し、更にその上にＳｉＯ2膜４６を例えば６０ｎｍの厚さに形成する。
【００４５】
次に、図１４（ａ）に示すようにＳｉＯ2膜４６の上に、例えばＴＥＯＳ（Tetraethoxysilane）ガスと酸素ガスとの混合ガスを使用するプラズマＣＶＤ法により、ＳｉＯ2膜４７を５７５ｎｍの厚さに形成する。その後、ＣＭＰ法により、ＳｉＯ2膜４７の表面を例えば３２０ｎｍ程度研磨して表面を平坦化する。
【００４６】
次に、フォトリソグラフィ法及びエッチング法を使用して、図１４（ｂ）に示すように、ＳｉＯ2膜４７の上面からポリシリコン膜３５ａ及びシリサイド膜４４ｂ等に到達するコンタクトホール４７ａ，４７ｂを形成する。その後、全面にグルーレイヤ（図示せず）を形成してコンタクトホール４７ａ，４７ｂの壁面をグルーレイヤで覆う。本実施形態では、グルーレイヤとして厚さが５ｎｍのＴｉ膜を形成するものとする。
【００４７】
次に、半導体基板３０の上側全面に例えばＣＶＤ法によりＷ（タングステン）を２００ｎｍの厚さに堆積させてコンタクトホール４７ａ，４７ｂ内にＷを充填した後、ＣＭＰ法によりＳｉＯ2膜４７が露出するまでＷ及びグルーレイヤを研磨する。このようにして、ポリシリコン膜３５ａ及び高濃度不純物領域４０等にそれぞれ電気的に接続したプラグ４８ａ，４８ｂが形成される。
【００４８】
次いで、図１５に示すように、半導体基板３０の上側全面にＳｉＯ2膜５０を形成し、このＳｉＯ2膜５０の上面からプラグ４８ａ，４８ｂに到達する深さの溝を所望の配線パターンで形成する。その後、半導体基板３０の上側全面にバリアメタルとして例えばＴｉ（チタン）膜を５ｎｍの厚さに形成し、溝の壁面をバリアメタルで覆う。次いで、ＣＶＤ法又はめっき法等により、半導体基板３０の上側全面にＣｕ（銅）を堆積させて溝内にＣｕを充填する。その後、ＣＭＰ法によりＳｉＯ2膜５０が露出するまでＣｕ及びバリアメタルを研磨する。このようにして、第１層目の配線５１が形成される。
【００４９】
その後、層間絶縁膜及び配線の形成を繰り返して多層配線構造を得る。このようにして、ポリシリコン抵抗素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００５０】
本実施形態では、前述したようにフォトレジスト膜４２をアッシング処理して除去する際（図１１（ａ），（ｂ）参照）に、ポリシリコンゲート３５ｂ及び高濃度不純物領域４０が絶縁膜４１に覆われている。このため、アッシングによってポリシリコンゲート３５ｂ及び高濃度不純物領域４０がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜４１にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によってポリシリコンゲート３５ｂ及び高濃度不純物領域４０が溶解することが回避される。これにより、良好な特性のトランジスタが得られる。
【００５１】
更に、本実施形態では導電性不純物が導入されたポリシリコン膜３５ａを絶縁膜４１で覆っているので、ポリシリコン膜３５ａ（抵抗素子）から導電性不純物が導出して抵抗値が変化する現象、すなわちアウトディフィージョンが回避されるという効果もある。
【００５２】
（第２の実施形態）
図１６〜図１９は、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図１６〜図１９において、図７〜図１５と同一物には同一符号を付している。
【００５３】
まず、図１６（ａ）に示すように、第１の実施形態と同様にしてｐ型半導体基板（シリコン基板）３０の上面側に、素子分離膜３１、ｐウェル３３、ゲート絶縁膜３４、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂを形成する。そして、ポリシリコンゲート３５ｂをマスクとしてｐウェル３３にｎ型導電性不純物を浅くイオン注入して、エクステンション領域３７を形成する。その後、半導体基板３０の上側全面に、サイドウォールとなる絶縁膜６１を形成する。ここでは、絶縁膜６１をＢＴＯ（ＢａＴｉＯ3）により形成するものとし、その厚さは７０ｎｍとする。なお、絶縁膜６１はＳｉＯ2及びＳｉＮなど、ＢＴＯ以外の絶縁物により形成してもよい。
【００５４】
次に、図１６（ｂ）に示すように、トランジスタ形成領域をフォトレジスト膜６２で覆う。そして、絶縁膜６１を透過する条件で抵抗素子形成領域のポリシリコン膜３５ａに導電性不純物をイオン注入する。ここでは、ポリシリコン膜３５ａに、導電性不純物としてＰ（リン）を３０ｋｅＶの加速エネルギー、５．１５×１０15ｃｍ-2のドーズ量でイオン注入するものとする。但し、ポリシリコン膜３５ａに注入するイオンの種類や加速エネルギー及びドーズ量は、形成すべき抵抗素子に応じて適宜設定する。
【００５５】
次に、図１７（ａ）に示すように、アッシング処理を実施してフォトレジスト膜６２を除去する。なお、アッシング処理時の基板温度は例えば８０℃〜４００℃（好ましくは１５０℃以下）とする。
【００５６】
その後、フォトレジスト膜６２が付着していた面を、硫酸水溶液等によりウェット洗浄する。このとき、本実施形態では、ポリシリコンゲート３５ｂ及びエクステンション領域３７が絶縁膜６１で覆われている。このため、ポリシリコンゲート３５ｂ及び基板表面（エクステンション領域３７）がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜６１にイオン注入された導電性不純物と大気中のＯ及びＨとが反応して酸が発生しても、酸によるポリシリコンゲート３５ｂ及びエクステンション領域３７の溶解が回避される。これにより、トランジスタの特性劣化が回避される。
【００５７】
次に、図１７（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜６３で覆い、トランジスタ形成領域の絶縁膜６１をエッチバックして、ポリシリコンゲート３５ｂの両側にサイドウォール６１ｂを形成する。その後、フォトレジスト膜６３を除去する。
【００５８】
次に、図１８（ａ）に示すように、絶縁膜６１を透過する条件でポリシリコン膜３５ａにｎ型導電性不純物をイオン注入するとともに、トランジスタ形成領域のポリシリコンゲート３５ｂ及びｐウェル３３にｎ型導電性不純物を高濃度にイオン注入する。ここでは、ポリシリコン膜３５ａ、ポリシリコンゲート３５ｂ及びｐウェル３３にＡｓ（ヒ素）及びＰ（リン）をイオン注入するものとする。Ａｓをイオン注入するときの条件は、例えば加速エネルギーが２０ｋｅＶ、ドーズ量が４．０×１０15ｃｍ-2とする。また、Ｐをイオン注入するときの条件は、例えば加速エネルギーが１０ｋｅＶ、ドーズ量が５．０×１０14ｃｍ-2とする。
【００５９】
このｎ型導電性不純物のイオン注入により、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂの抵抗値が低下するとともに、ポリシリコンゲート３５ｂの両側の基板表面にソース及びドレインとなるｎ型高濃度不純物領域４０が形成される。
【００６０】
なお、エクステンション領域３７のうちサイドウォール６１ｂの下方の部分以外の領域は、ｎ型高濃度不純物領域４０となる。ｎ型導電性不純物のイオン注入後、例えば１０２５℃の温度でアニールを実施して、イオン注入した導電性不純物を活性化させる。
【００６１】
本実施形態では、図１８（ａ）の工程において、トランジスタ形成領域にｎ型導電性不純物を注入するとともに、抵抗素子形成領域のポリシリコン膜３５ａに対してもｎ型導電性不純物を注入している。しかし、この工程において、抵抗素子形成領域を例えばレジストマスクにより覆い、トランジスタ形成領域に選択的にｎ型導電性不純物を注入してもよい。
【００６２】
次に、図１８（ｂ）に示すように、半導体基板３０の上側全面に、Ｃｏ膜４４を例えば４ｎｍの厚さに形成し、更にその上にキャップ層（図示せず）としてＴｉＮ膜を３０ｎｍの厚さに形成する。その後、例えば窒素（Ｎ2）雰囲気中で５２０℃の温度で３０秒間保持してＣｏとシリコンとを反応させた後、Ｃｏ膜４４及びキャップ層を除去する。これにより、図１９（ａ）に示すように、高濃度不純物領域４０及びポリシリコンゲート３５ｂの上に、それぞれシリサイド膜４４ａ，４４ｂが形成される。その後、例えば窒素雰囲気中で７００℃の温度で３０秒間アニールを実施する。
【００６３】
次いで、第１の実施形態と同様にして、図１９（ｂ）に示すようにＳｉＮ膜４５、ＳｉＯ2膜４６、ＳｉＯ2膜４７、プラグ４８ａ，４８ｂ、ＳｉＯ2膜５０及び配線５１等を形成する。このようにして、ポリシリコン抵抗素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００６４】
本実施形態では、前述したようにフォトレジスト膜４２をアッシング処理して除去する際（図１１（ａ），（ｂ）参照）に、ポリシリコンゲート３５ｂ及び高濃度不純物領域４０が絶縁膜４１に覆われている。このため、アッシングによってポリシリコンゲート３５ｂ及びエクステンション層３７がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜４１にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によってポリシリコンゲート３５ｂ及び高濃度不純物領域４０が溶解することが回避される。これにより、良好な特性のトランジスタが得られる。
【００６５】
更に、本実施形態では導電性不純物が導入されたポリシリコン膜３５ａを絶縁膜４１で覆っているので、ポリシリコン膜３５ａ（抵抗素子）から導電性不純物が拡散して抵抗値が変化する現象、すなわちアウトディフィージョンが回避されるという効果もある。
【００６６】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００６７】
（付記１）半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記ゲートをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と、
前記半導体膜、前記不純物領域及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとし、前記抵抗素子形成領域の前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記レジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜を残し、前記トランジスタ形成領域の前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【００６８】
（付記２）前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする付記１に記載の半導体装置の製造方法。
【００６９】
（付記３）前記半導体膜に導入するＰのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７０】
（付記４）前記半導体膜に導入する導電性不純物の濃度が、前記不純物領域に導入する不純物の濃度よりも高いことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７１】
（付記５）前記第２の絶縁膜を除去する工程の後に、前記不純物領域及び前記ゲートの上にシリサイド膜を形成する工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記６）前記半導体膜及び前記ゲートをポリシリコンにより形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００７３】
（付記７）半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記抵抗素子形成領域の前記半導体膜、並びに前記トランジスタ形成領域の基板表面及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記第１のレジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜の上に第２のレジスト膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜をエッチバックして前記ゲートの側部にサイドウォールを形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記ゲート及び前記サイドウォールをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００７４】
（付記８）前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする付記７に記載の半導体装置の製造方法。
【００７５】
（付記９）前記Ｐのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００７６】
（付記１０）前記半導体膜に導入する導電性不純物の濃度が、前記不純物領域に導入する不純物の濃度よりも高いことを特徴とする付記７又は８のいずれか１項に記載の半導体装置の製造方法。
【００７７】
（付記１１）更に、前記不純物領域及び前記ゲートの上にシリサイド膜を形成する工程を有することを特徴とする付記７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００７８】
（付記１２）前記半導体膜及び前記ゲートをポリシリコンにより形成することを特徴とする付記７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００７９】
１０…半導体基板、１１…素子分離膜、１２…ｐウェル、１３…ゲート絶縁膜、１４ａ…ポリシリコン膜、１４ｂ…ポリシリコンゲート、１５…フォトレジスト膜、１６…エクステンション領域、１７…絶縁膜、１７ａ，１７ｂ…サイドウォール、１８…高濃度不純物領域、１９…フォトレジスト膜、２０…絶縁膜、２１…フォトレジスト膜、２２…Ｃｏ膜、２２ａ，２２ｂ…シリサイド膜、３０…半導体基板、３１…素子分離膜、３２…フォトレジスト膜、３３…ｐウェル、３４…ゲート絶縁膜、３５ａ…ポリシリコン膜、３５ｂ…ポリシリコンゲート、３６…フォトレジスト膜、３７…エクステンション領域、３８…絶縁膜、３８ａ，３８ｂ…サイドウォール、４０…高濃度不純物領域、４１…絶縁膜、４２，４３…フォトレジスト膜、４４…Ｃｏ膜、４４ａ，４４ｂ…シリサイド膜、４５…ＳｉＮ膜、４６，４７…ＳｉＯ2膜、４８ａ，４８ｂ…プラグ、５０…ＳｉＯ2膜、５１…配線、６１…絶縁膜、６１ｂ…サイドウォール、６２，６３…フォトレジスト膜。
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
抵抗素子は電子回路を形成する上で重要な素子の一つであり、多くの半導体装置（ＬＳＩ：Large Scale Integration）は抵抗素子を含んで形成されている。半導体装置に内蔵される抵抗素子の一つに、ポリシリコン抵抗素子がある。ポリシリコン抵抗素子はポリシリコン膜にＰ（リン）等の導電性不純物を導入して形成された抵抗素子であり、その製造工程の多くがトランジスタの製造工程と共通している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２４４１２４号公報
【特許文献２】特開２００７−１２３６３２号公報
【特許文献３】特開２００７−５３３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ポリシリコン抵抗素子とトランジスタとを同時に形成する場合、トランジスタの特性が劣化することがある。
【０００５】
以上から、トランジスタの特性を劣化させることなくポリシリコン抵抗素子を製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一観点によれば、半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、前記ゲートをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と、前記半導体膜、前記不純物領域及び前記ゲートを覆う第２の絶縁膜を形成する工程と、前記トランジスタ形成領域の前記第２の絶縁膜の上にレジスト膜を形成する工程と、前記レジスト膜をマスクとし、前記抵抗素子形成領域の前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、前記レジスト膜をアッシングにより除去する工程と、前記抵抗素子形成領域の前記第２の絶縁膜を残し、前記トランジスタ形成領域の前記第２の絶縁膜を除去する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
上記一観点によれば、レジスト膜をアッシングにより除去する際に、ポリシリコンゲート及び不純物領域が第２の絶縁膜に覆われている。このため、アッシングによってポリシリコンゲート及び高濃度不純物領域がダメージを受けることが回避される。また、抵抗素子形成領域の第２の絶縁膜にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によるポリシリコンゲート及び高濃度不純物領域の溶解が回避される。これにより、良好な特性のトランジスタが得られる。
【図面の簡単な説明】
【０００８】
【図１】図１は、半導体装置の製造方法の一例を示す断面図（その１）である。
【図２】図２は、半導体装置の製造方法の一例を示す断面図（その２）である。
【図３】図３は、半導体装置の製造方法の一例を示す断面図（その３）である。
【図４】図４は、半導体装置の製造方法の一例を示す断面図（その４）である。
【図５】図５は、半導体装置の製造方法の一例を示す断面図（その５）である。
【図６】図６は、半導体装置の製造方法の一例を示す断面図（その６）である。
【図７】図７は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図８】図８は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図９】図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【図１４】図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。
【図１５】図１５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。
【図１６】図１６は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図１７】図１７は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図１８】図１８は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図１９】図１９は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【発明を実施するための形態】
【０００９】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１０】
図１〜図６は、半導体装置の製造方法の一例を示す断面図である。ここでは、ポリシリコン抵抗素子を形成する抵抗素子形成領域と、ｎ型ＭＯＳトランジスタを形成するトランジスタ形成領域とを示している。
【００１１】
まず、図１（ａ）に示すように、ｐ型半導体基板（シリコン基板）１０の所定の領域に素子分離膜１１を形成する。そして、半導体基板１０のトランジスタ形成領域にＢ（ホウ素）等のｐ型導電性不純物をイオン注入して、ｐウェル１２を形成する。
【００１２】
次に、ｐウェル１２の表面を熱酸化させてゲート絶縁膜１３を形成した後、ＣＶＤ（Chemical Vapor Deposition）法等により半導体基板１０の上側全面にポリシリコン膜を形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を使用してパターニングし、抵抗素子形成領域に抵抗素子となる所定の形状のポリシリコン膜１４ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート１４ｂを形成する。
【００１３】
次に、図１（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜１５で覆う。そして、ポリシリコンゲート１４ｂをマスクとしてｐウェル１２にＡｓ（ヒ素）等のｎ型導電性不純物を浅くイオン注入する。これにより、ポリシリコンゲート１４ｂの両側のｐウェル１２の表層部にエクステンション領域１６が形成される。その後、フォトレジスト膜１５を除去する。
【００１４】
次に、図２（ａ）に示すように、半導体基板１０の上側全面に絶縁膜１７を形成し、この絶縁膜１７をエッチバックして、図２（ｂ）に示すように、ポリシリコン膜１４ａ及びポリシリコンゲート１４ｂの側部にサイドウォール１７ａ，１７ｂを形成する。
【００１５】
次に、図３（ａ）に示すように、ポリシリコンゲート１４ｂ及びサイドウォール１７ｂをマスクとして、ｐウェル１２にＡｓ（ヒ素）等のｎ型導電性不純物を高濃度にイオン注入して、ソース及びドレインとなるｎ型高濃度不純物領域１８を形成する。このｎ型導電性不純物のイオン注入により、エクステンション領域１６のうちサイドウォール１７ｂの下方の部分以外の領域は、ｎ型高濃度不純物領域１８となる。また、このとき同時に、ポリシリコン膜１４ａ及びポリシリコンゲート１４ｂにもｎ型導電性不純物がイオン注入され、ポリシリコン膜１４ａ及びポリシリコンゲート１４ｂの抵抗値が減少する。
【００１６】
次に、図３（ｂ）に示すように、トランジスタ形成領域をフォトレジスト膜１９により覆った後、ポリシリコン膜１４ａにＡｓ等のｎ型導電性不純物をイオン注入して、ポリシリコン膜１４ａ（ポリシリコン抵抗素子）の抵抗値を調整する。その後、図４（ａ）に示すようにフォトレジスト膜１９をアッシングして除去した後、フォトレジスト膜１９が付着していた面を硫酸水溶液等によりウェット洗浄する。
【００１７】
次に、図４（ｂ）に示すように、半導体基板１０の上側全面に、シリサイドブロックとなる絶縁膜２０を形成する。そして、図５（ａ）に示すように、抵抗素子形成領域をフォトレジスト膜２１で覆い、トランジスタ形成領域の絶縁膜２０を除去して、高濃度不純物領域１８及びポリシリコンゲート１４ｂを露出させる。その後、フォトレジスト膜２１を除去する。
【００１８】
次に、図５（ｂ）に示すように、半導体基板１０の上側全面にＣｏ（コバルト）膜２２を形成した後、アニール処理を実施する。これにより、高濃度不純物領域１８の上面及びポリシリコンゲート１４ｂの上面のシリコンとＣｏ膜２２のＣｏとが反応してシリサイドが形成される。その後、Ｃｏ膜２２を除去する。このようにして、図６に示すように、ポリシリコンゲート１４ｂ及び高濃度不純物領域１８の上にそれぞれシリサイド膜２２ａ，２２ｂが形成される。
【００１９】
次いで、半導体基板１０の上側全面に層間絶縁膜（図示せず）を形成した後、ポリシリコン膜１４ａ、シリサイド膜２２ａ，２２ｂに電気的に接続する配線（図示せず）を形成する。このようにして、ポリシリコン抵抗素子とＬＤＤ（Lightly Doped Drain)構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００２０】
ところで、上述の方法により半導体装置を製造した場合、ポリシリコンゲート１４ｂや高濃度不純物領域１８（ソース及びドレイン）の表面に凹凸が発生し、トランジスタ特性が劣化することが判明した。これは、以下の理由によると考えられる。
【００２１】
すなわち、図３（ｂ）に示す工程において、ポリシリコン膜１４ａに導電性不純物をイオン注入する際に、フォトレジスト膜１９にも多量の導電性不純物がイオン注入される。導電性不純物が導入されていないフォトレジスト膜の場合は、剥離液により容易に除去することができる。しかし、導電性不純物が導入されたフォトレジスト膜は剥離液では除去することが難しいため、アッシングにより除去することになる。
【００２２】
一般的に、フォトレジスト膜のアッシングには酸素を主成分とするガスのプラズマが使用され、反応性を上げるために半導体基板を加熱している。導電性不純物が多量に注入されたレジスト膜を除去するためには、プラズマエネルギーを高くしたり、基板温度を高温にするなどの対策が必要になる。しかし、それにより半導体基板の表面がダメージを受けて、トランジスタ特性が劣化する。
【００２３】
また、上述した方法では、図３（ｂ），図４（ａ）に示す工程において、フォトレジスト膜１９をアッシングにより除去した後、半導体基板１０をアッシング装置から大気中に取り出す。このとき、抵抗素子形成領域のポリシリコン膜１４ａ及び素子分離膜１１、並びに高濃度不純物領域１８等にイオン注入された導電性不純物（上記の例ではＰ）が、大気中のＯ及びＨと反応して酸（上記の例ではリン酸：Ｈ3ＰＯ4）が発生する。この酸がポリシリコンゲート１４ｂ及び高濃度不純物領域１８のポリシリコンを溶解して欠陥を発生させ、トランジスタ特性の劣化の原因となる。特に、ポリシリコン膜１４ａにＰを５．０×１０15ｃｍ-2以上の濃度で導入した場合は、トランジスタ特性の劣化が顕著になる。
【００２４】
更に、上述の製造方法では、フォトレジスト膜１９をアッシングする工程や絶縁膜２０を成膜する工程中にポリシリコン膜１４ａの温度が高くなる。このため、ポリシリコン膜１４ａから大気中に導電性不純物が導出（アウトディフュージョン）して、抵抗値が変化してしまうという問題もある。
【００２５】
以下、実施形態について、添付の図面を参照して説明する。
【００２６】
（第１の実施形態）
図７〜図１５は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、ポリシリコン抵抗素子を形成する抵抗素子形成領域と、ｎ型ＭＯＳトランジスタを形成するトランジスタ形成領域とを示している。
【００２７】
まず、図７（ａ）に示すように、ｐ型半導体基板（シリコン基板）３０の所定領域に、公知のＳＴＩ（Shallow Trench Isolation）法又はＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜３１を形成する。素子分離膜３１の厚さは、例えば３００ｎｍとする。
【００２８】
次に、図７（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜３２で覆う。その後、トランジスタ形成領域にｐ型導電性不純物をイオン注入して、ｐウェル３３を形成する。ここでは、Ｂ（ホウ素）を、加速エネルギーが１５０ｋｅＶ、ドーズ量が３．０×１０13ｃｍ-2の条件でイオン注入してｐウェル３３を形成するものとする。ｐウェル３３を形成後、フォトレジスト膜３２は除去する。
【００２９】
次に、図８（ａ）に示すように、ｐウェル３３の表面を熱酸化させてゲート絶縁膜３４を形成する。その後、半導体基板３０の上側全面にＣＶＤ法によりポリシリコンを堆積させて、例えば厚さが１０５ｎｍのポリシリコン膜を形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を使用してパターニングし、抵抗素子形成領域に抵抗素子となるポリシリコン膜３５ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート３５ｂを形成する。
【００３０】
次に、図８（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜３６で覆う。その後、ポリシリコンゲート３５ｂをマスクとしてｐウェル３３にＡｓ等のｎ型導電性不純物を、例えば加速エネルギーが１ｋｅＶ、ドーズ量が８．０×１０14ｃｍ-2の条件でイオン注入して、エクステンション領域３７を形成する。エクステンション領域３７を形成後、フォトレジスト膜３６を除去する。
【００３１】
次に、図９（ａ）に示すように、半導体基板３０の上側全面に、サイドウォールとなる絶縁膜３８を形成する。ここでは、絶縁膜３８として、ＣＶＤ法によりＢＴＯ（チタン酸バリウム：ＢａＴｉＯ3）膜を７０ｎｍの厚さに形成するものとする。ＢＴＯ膜を形成するときの基板温度は、例えば５２０℃とする。なお、絶縁膜３８はＢＴＯ以外の絶縁物、例えばＳｉＯ2やＳｉＮ等により形成してもよい。
【００３２】
次に、絶縁膜３８をエッチバックして、図９（ｂ）に示すように、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂの側部にそれぞれサイドウォール３８ａ，３８ｂを形成する。なお、絶縁膜３８をＢＴＯにより形成した場合、絶縁膜３８のエッチングは、例えばＣＦ4やＣＨＦ3などのフルオロカーボンガスを用いたドライエッチングにより行う。
【００３３】
次に、図１０（ａ）に示すように、ポリシリコン膜３５ａ、ポリシリコンゲート３５ｂ及びｐウェル３３にｎ型導電性不純物を高濃度にイオン注入する。ここでは、ポリシリコン膜３５ａ、ポリシリコンゲート３５ｂ及びｐウェル３３にＡｓ（ヒ素）及びＰ（リン）をイオン注入するものとする。Ａｓをイオン注入するときの条件は、例えば加速エネルギーが２０ｋｅＶ、ドーズ量が４．０×１０15ｃｍ-2とする。また、Ｐをイオン注入するときの条件は、例えば加速エネルギーが１０ｋｅＶ、ドーズ量が５．０×１０14ｃｍ-2とする。
【００３４】
その後、例えば１０２５℃の温度でアニールを実施して、イオン注入した導電性不純物を活性化させる。
【００３５】
このｎ型導電性不純物のイオン注入により、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂの抵抗値が低下するとともに、ポリシリコンゲート３５ｂの両側の基板表面に、ソース及びドレインとなるｎ型高濃度不純物領域４０が形成される。また、このｎ型導電性不純物のイオン注入により、エクステンション領域３７のうちサイドウォール３８ｂの下方の部分以外の領域は、ｎ型高濃度不純物領域４０となる。
【００３６】
なお、本実施形態では、図１０（ａ）の工程において、トランジスタ形成領域にｎ型導電性不純物を注入するとともに、抵抗素子形成領域のポリシリコン膜３５ａに対してもｎ型導電性不純物を注入している。しかし、この工程において、抵抗素子形成領域を例えばレジストマスクにより覆い、トランジスタ形成領域に選択的にｎ型導電性不純物を注入してもよい。
【００３７】
次に、図１０（ｂ）に示すように、半導体基板３０の上側全面にシリサイドブロックとなる絶縁膜４１を形成する。ここでは、絶縁膜４１として、ＣＶＤ法によりＢＴＯ膜を３５ｎｍの厚さに形成するものとする。ＢＴＯ膜形成時の基板温度は例えば５２０℃とする。なお、絶縁膜４１は、ＳｉＯ2及びＳｉＮなどのＢＴＯ以外の絶縁物により形成してもよい。
【００３８】
次に、図１１（ａ）に示すように、トランジスタ形成領域をフォトレジスト膜４２で覆う。その後、抵抗素子形成領域のポリシリコン膜３５ａに、Ｐ等のｎ型導電性不純物を例えば加速エネルギーが３０ｋｅＶ、ドーズ量が５．１５×１０15ｃｍ-2の条件でイオン注入して、ポリシリコン膜３５ａ（抵抗素子）の抵抗値を調整する。このときの導電性不純物のイオン注入条件は、形成すべき抵抗素子の抵抗値に応じて随時変更する。
【００３９】
次に、図１１（ｂ）に示すように、フォトレジスト膜４２をアッシング処理して除去する。アッシング時の基板温度は例えば８０℃〜４００℃程度とする。その後、硫酸水溶液を使用してフォトレジスト膜４２が付着していた面をウェット洗浄する。
【００４０】
このアッシング工程において、本実施形態ではポリシリコンゲート３５ｂ及び高濃度不純物領域４０が絶縁膜４１に覆われている。このため、ポリシリコンゲート３５ｂ及び基板表面（高濃度不純物領域４０）がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜４１にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によるポリシリコンゲート３５ｂ及び高濃度不純物領域４０の溶解が回避される。これにより、良好な特性のトランジスタが得られる。
【００４１】
なお、酸の発生を抑制するためには、アッシング時の基板温度を１５０℃以下とすることが好ましい。また、本実施形態ではウェット洗浄液として硫酸水溶液を使用しているが、ウェット洗浄液として硫酸水溶液以外の液体を使用してもよい。ウェット洗浄液として使用可能な液体には、例えばフッ酸（ＨＦ)水溶液、過酸化水素（Ｈ2Ｏ2）水、水酸化アンモニウム（ＮＨ4ＯＨ）水溶液、純水、及び塩酸（ＨＣｌ）水溶液などがある。
【００４２】
次に、図１２（ａ）に示すように、抵抗素子形成領域をフォトレジスト膜４３により覆う。そして、エッチング処理を実施してトランジスタ形成領域の絶縁膜４１を除去し、高濃度不純物領域４０及びポリシリコンゲート３５ｂの上面を露出させる。絶縁膜４１は例えばＢＴＯ膜である。この場合、絶縁膜４１のエッチングは、例えばＣＦ4やＣＨＦ3などのフルオロカーボンガスを用いたドライエッチングにより行う。絶縁膜４１のエッチング後、フォトレジスト膜４３を除去する。
【００４３】
次に、図１２（ｂ）に示すように、半導体基板３０の上側全面に、Ｃｏ膜４４を例えば４ｎｍの厚さに形成し、更にその上にキャップ層（図示せず）としてＴｉＮ膜を３０ｎｍの厚さに形成する。その後、例えば窒素（Ｎ2）雰囲気中で５２０℃の温度で３０秒間保持してＣｏとシリコンとを反応させた後、Ｃｏ膜４４及びキャップ層を除去する。これにより、図１３（ａ）に示すように、高濃度不純物領域４０及びポリシリコンゲート３５ｂの上に、それぞれシリサイド膜４４ａ，４４ｂが形成される。その後、シリサイド膜４４ａ，４４ｂの抵抗値を安定化（低抵抗化）するために、例えば窒素雰囲気中で７００℃の温度で３０秒間アニールを行う。なお、シリサイドを形成する金属は、上述のＣｏに限定されるものではなく、Ｔｉ（チタン）、Ｎｉ（ニッケル）又はその他の金属を使用してもよい。また、キャップ層は必要に応じて形成すればよく、キャップ層を形成しなくてもよい。
【００４４】
次に、図１３（ｂ）に示すように、半導体基板３０の上側全面にＳｉＮ膜４５を例えば８０ｎｍの厚さに形成し、更にその上にＳｉＯ2膜４６を例えば６０ｎｍの厚さに形成する。
【００４５】
次に、図１４（ａ）に示すようにＳｉＯ2膜４６の上に、例えばＴＥＯＳ（Tetraethoxysilane）ガスと酸素ガスとの混合ガスを使用するプラズマＣＶＤ法により、ＳｉＯ2膜４７を５７５ｎｍの厚さに形成する。その後、ＣＭＰ法により、ＳｉＯ2膜４７の表面を例えば３２０ｎｍ程度研磨して表面を平坦化する。
【００４６】
次に、フォトリソグラフィ法及びエッチング法を使用して、図１４（ｂ）に示すように、ＳｉＯ2膜４７の上面からポリシリコン膜３５ａ及びシリサイド膜４４ｂ等に到達するコンタクトホール４７ａ，４７ｂを形成する。その後、全面にグルーレイヤ（図示せず）を形成してコンタクトホール４７ａ，４７ｂの壁面をグルーレイヤで覆う。本実施形態では、グルーレイヤとして厚さが５ｎｍのＴｉ膜を形成するものとする。
【００４７】
次に、半導体基板３０の上側全面に例えばＣＶＤ法によりＷ（タングステン）を２００ｎｍの厚さに堆積させてコンタクトホール４７ａ，４７ｂ内にＷを充填した後、ＣＭＰ法によりＳｉＯ2膜４７が露出するまでＷ及びグルーレイヤを研磨する。このようにして、ポリシリコン膜３５ａ及び高濃度不純物領域４０等にそれぞれ電気的に接続したプラグ４８ａ，４８ｂが形成される。
【００４８】
次いで、図１５に示すように、半導体基板３０の上側全面にＳｉＯ2膜５０を形成し、このＳｉＯ2膜５０の上面からプラグ４８ａ，４８ｂに到達する深さの溝を所望の配線パターンで形成する。その後、半導体基板３０の上側全面にバリアメタルとして例えばＴｉ（チタン）膜を５ｎｍの厚さに形成し、溝の壁面をバリアメタルで覆う。次いで、ＣＶＤ法又はめっき法等により、半導体基板３０の上側全面にＣｕ（銅）を堆積させて溝内にＣｕを充填する。その後、ＣＭＰ法によりＳｉＯ2膜５０が露出するまでＣｕ及びバリアメタルを研磨する。このようにして、第１層目の配線５１が形成される。
【００４９】
その後、層間絶縁膜及び配線の形成を繰り返して多層配線構造を得る。このようにして、ポリシリコン抵抗素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００５０】
本実施形態では、前述したようにフォトレジスト膜４２をアッシング処理して除去する際（図１１（ａ），（ｂ）参照）に、ポリシリコンゲート３５ｂ及び高濃度不純物領域４０が絶縁膜４１に覆われている。このため、アッシングによってポリシリコンゲート３５ｂ及び高濃度不純物領域４０がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜４１にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によってポリシリコンゲート３５ｂ及び高濃度不純物領域４０が溶解することが回避される。これにより、良好な特性のトランジスタが得られる。
【００５１】
更に、本実施形態では導電性不純物が導入されたポリシリコン膜３５ａを絶縁膜４１で覆っているので、ポリシリコン膜３５ａ（抵抗素子）から導電性不純物が導出して抵抗値が変化する現象、すなわちアウトディフィージョンが回避されるという効果もある。
【００５２】
（第２の実施形態）
図１６〜図１９は、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図１６〜図１９において、図７〜図１５と同一物には同一符号を付している。
【００５３】
まず、図１６（ａ）に示すように、第１の実施形態と同様にしてｐ型半導体基板（シリコン基板）３０の上面側に、素子分離膜３１、ｐウェル３３、ゲート絶縁膜３４、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂを形成する。そして、ポリシリコンゲート３５ｂをマスクとしてｐウェル３３にｎ型導電性不純物を浅くイオン注入して、エクステンション領域３７を形成する。その後、半導体基板３０の上側全面に、サイドウォールとなる絶縁膜６１を形成する。ここでは、絶縁膜６１をＢＴＯ（ＢａＴｉＯ3）により形成するものとし、その厚さは７０ｎｍとする。なお、絶縁膜６１はＳｉＯ2及びＳｉＮなど、ＢＴＯ以外の絶縁物により形成してもよい。
【００５４】
次に、図１６（ｂ）に示すように、トランジスタ形成領域をフォトレジスト膜６２で覆う。そして、絶縁膜６１を透過する条件で抵抗素子形成領域のポリシリコン膜３５ａに導電性不純物をイオン注入する。ここでは、ポリシリコン膜３５ａに、導電性不純物としてＰ（リン）を３０ｋｅＶの加速エネルギー、５．１５×１０15ｃｍ-2のドーズ量でイオン注入するものとする。但し、ポリシリコン膜３５ａに注入するイオンの種類や加速エネルギー及びドーズ量は、形成すべき抵抗素子に応じて適宜設定する。
【００５５】
次に、図１７（ａ）に示すように、アッシング処理を実施してフォトレジスト膜６２を除去する。なお、アッシング処理時の基板温度は例えば８０℃〜４００℃（好ましくは１５０℃以下）とする。
【００５６】
その後、フォトレジスト膜６２が付着していた面を、硫酸水溶液等によりウェット洗浄する。このとき、本実施形態では、ポリシリコンゲート３５ｂ及びエクステンション領域３７が絶縁膜６１で覆われている。このため、ポリシリコンゲート３５ｂ及び基板表面（エクステンション領域３７）がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜６１にイオン注入された導電性不純物と大気中のＯ及びＨとが反応して酸が発生しても、酸によるポリシリコンゲート３５ｂ及びエクステンション領域３７の溶解が回避される。これにより、トランジスタの特性劣化が回避される。
【００５７】
次に、図１７（ｂ）に示すように、抵抗素子形成領域をフォトレジスト膜６３で覆い、トランジスタ形成領域の絶縁膜６１をエッチバックして、ポリシリコンゲート３５ｂの両側にサイドウォール６１ｂを形成する。その後、フォトレジスト膜６３を除去する。
【００５８】
次に、図１８（ａ）に示すように、絶縁膜６１を透過する条件でポリシリコン膜３５ａにｎ型導電性不純物をイオン注入するとともに、トランジスタ形成領域のポリシリコンゲート３５ｂ及びｐウェル３３にｎ型導電性不純物を高濃度にイオン注入する。ここでは、ポリシリコン膜３５ａ、ポリシリコンゲート３５ｂ及びｐウェル３３にＡｓ（ヒ素）及びＰ（リン）をイオン注入するものとする。Ａｓをイオン注入するときの条件は、例えば加速エネルギーが２０ｋｅＶ、ドーズ量が４．０×１０15ｃｍ-2とする。また、Ｐをイオン注入するときの条件は、例えば加速エネルギーが１０ｋｅＶ、ドーズ量が５．０×１０14ｃｍ-2とする。
【００５９】
このｎ型導電性不純物のイオン注入により、ポリシリコン膜３５ａ及びポリシリコンゲート３５ｂの抵抗値が低下するとともに、ポリシリコンゲート３５ｂの両側の基板表面にソース及びドレインとなるｎ型高濃度不純物領域４０が形成される。
【００６０】
なお、エクステンション領域３７のうちサイドウォール６１ｂの下方の部分以外の領域は、ｎ型高濃度不純物領域４０となる。ｎ型導電性不純物のイオン注入後、例えば１０２５℃の温度でアニールを実施して、イオン注入した導電性不純物を活性化させる。
【００６１】
本実施形態では、図１８（ａ）の工程において、トランジスタ形成領域にｎ型導電性不純物を注入するとともに、抵抗素子形成領域のポリシリコン膜３５ａに対してもｎ型導電性不純物を注入している。しかし、この工程において、抵抗素子形成領域を例えばレジストマスクにより覆い、トランジスタ形成領域に選択的にｎ型導電性不純物を注入してもよい。
【００６２】
次に、図１８（ｂ）に示すように、半導体基板３０の上側全面に、Ｃｏ膜４４を例えば４ｎｍの厚さに形成し、更にその上にキャップ層（図示せず）としてＴｉＮ膜を３０ｎｍの厚さに形成する。その後、例えば窒素（Ｎ2）雰囲気中で５２０℃の温度で３０秒間保持してＣｏとシリコンとを反応させた後、Ｃｏ膜４４及びキャップ層を除去する。これにより、図１９（ａ）に示すように、高濃度不純物領域４０及びポリシリコンゲート３５ｂの上に、それぞれシリサイド膜４４ａ，４４ｂが形成される。その後、例えば窒素雰囲気中で７００℃の温度で３０秒間アニールを実施する。
【００６３】
次いで、第１の実施形態と同様にして、図１９（ｂ）に示すようにＳｉＮ膜４５、ＳｉＯ2膜４６、ＳｉＯ2膜４７、プラグ４８ａ，４８ｂ、ＳｉＯ2膜５０及び配線５１等を形成する。このようにして、ポリシリコン抵抗素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００６４】
本実施形態では、前述したようにフォトレジスト膜４２をアッシング処理して除去する際（図１１（ａ），（ｂ）参照）に、ポリシリコンゲート３５ｂ及び高濃度不純物領域４０が絶縁膜４１に覆われている。このため、アッシングによってポリシリコンゲート３５ｂ及びエクステンション層３７がダメージを受けることが回避される。また、抵抗素子形成領域の絶縁膜４１にイオン注入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、酸によってポリシリコンゲート３５ｂ及び高濃度不純物領域４０が溶解することが回避される。これにより、良好な特性のトランジスタが得られる。
【００６５】
更に、本実施形態では導電性不純物が導入されたポリシリコン膜３５ａを絶縁膜４１で覆っているので、ポリシリコン膜３５ａ（抵抗素子）から導電性不純物が拡散して抵抗値が変化する現象、すなわちアウトディフィージョンが回避されるという効果もある。
【００６６】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００６７】
（付記１）半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記ゲートをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と、
前記半導体膜、前記不純物領域及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとし、前記抵抗素子形成領域の前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記レジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜を残し、前記トランジスタ形成領域の前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【００６８】
（付記２）前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする付記１に記載の半導体装置の製造方法。
【００６９】
（付記３）前記半導体膜に導入するＰのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７０】
（付記４）前記半導体膜に導入する導電性不純物の濃度が、前記不純物領域に導入する不純物の濃度よりも高いことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７１】
（付記５）前記第２の絶縁膜を除去する工程の後に、前記不純物領域及び前記ゲートの上にシリサイド膜を形成する工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記６）前記半導体膜及び前記ゲートをポリシリコンにより形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００７３】
（付記７）半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記抵抗素子形成領域の前記半導体膜、並びに前記トランジスタ形成領域の基板表面及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記第１のレジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜の上に第２のレジスト膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜をエッチバックして前記ゲートの側部にサイドウォールを形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記ゲート及び前記サイドウォールをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００７４】
（付記８）前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする付記７に記載の半導体装置の製造方法。
【００７５】
（付記９）前記Ｐのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００７６】
（付記１０）前記半導体膜に導入する導電性不純物の濃度が、前記不純物領域に導入する不純物の濃度よりも高いことを特徴とする付記７又は８のいずれか１項に記載の半導体装置の製造方法。
【００７７】
（付記１１）更に、前記不純物領域及び前記ゲートの上にシリサイド膜を形成する工程を有することを特徴とする付記７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００７８】
（付記１２）前記半導体膜及び前記ゲートをポリシリコンにより形成することを特徴とする付記７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００７９】
１０…半導体基板、１１…素子分離膜、１２…ｐウェル、１３…ゲート絶縁膜、１４ａ…ポリシリコン膜、１４ｂ…ポリシリコンゲート、１５…フォトレジスト膜、１６…エクステンション領域、１７…絶縁膜、１７ａ，１７ｂ…サイドウォール、１８…高濃度不純物領域、１９…フォトレジスト膜、２０…絶縁膜、２１…フォトレジスト膜、２２…Ｃｏ膜、２２ａ，２２ｂ…シリサイド膜、３０…半導体基板、３１…素子分離膜、３２…フォトレジスト膜、３３…ｐウェル、３４…ゲート絶縁膜、３５ａ…ポリシリコン膜、３５ｂ…ポリシリコンゲート、３６…フォトレジスト膜、３７…エクステンション領域、３８…絶縁膜、３８ａ，３８ｂ…サイドウォール、４０…高濃度不純物領域、４１…絶縁膜、４２，４３…フォトレジスト膜、４４…Ｃｏ膜、４４ａ，４４ｂ…シリサイド膜、４５…ＳｉＮ膜、４６，４７…ＳｉＯ2膜、４８ａ，４８ｂ…プラグ、５０…ＳｉＯ2膜、５１…配線、６１…絶縁膜、６１ｂ…サイドウォール、６２，６３…フォトレジスト膜。
【特許請求の範囲】
【請求項１】
半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記ゲートをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と、
前記半導体膜、前記不純物領域及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとし、前記抵抗素子形成領域の前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記レジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜を残し、前記トランジスタ形成領域の前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜に導入するＰのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記抵抗素子形成領域の前記半導体膜、並びに前記トランジスタ形成領域の基板表面及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記第１のレジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜の上に第２のレジスト膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜をエッチバックして前記ゲートの側部にサイドウォールを形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記ゲート及び前記サイドウォールをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ｐのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項１】
半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記ゲートをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と、
前記半導体膜、前記不純物領域及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとし、前記抵抗素子形成領域の前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記レジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜を残し、前記トランジスタ形成領域の前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜に導入するＰのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の抵抗素子形成領域に第１の絶縁膜を形成する工程と、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体膜を形成するとともに、前記ゲート絶縁膜の上に半導体からなるゲートを形成する工程と、
前記抵抗素子形成領域の前記半導体膜、並びに前記トランジスタ形成領域の基板表面及び前記ゲートを覆う第２の絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜の上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記第２の絶縁膜を透過する条件で前記半導体膜に導電性不純物をイオン注入する工程と、
前記第１のレジスト膜をアッシングにより除去する工程と、
前記抵抗素子形成領域の前記第２の絶縁膜の上に第２のレジスト膜を形成する工程と、
前記トランジスタ形成領域の前記第２の絶縁膜をエッチバックして前記ゲートの側部にサイドウォールを形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記ゲート及び前記サイドウォールをマスクとして前記トランジスタ形成領域の前記半導体基板に導電性不純物をイオン注入してソース及びドレインとなる不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体膜に導入する導電性不純物がＰ（リン）であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ｐのドーズ量が５．０×１０15ｃｍ-2以上であることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−２４３９２０（Ｐ２０１１−２４３９２０Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１７３３３（Ｐ２０１０−１１７３３３）
【出願日】平成２２年５月２１日（２０１０．５．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月２１日（２０１０．５．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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