【課題】不揮発性メモリセルを有する半導体装置において、駆動力の低下を抑えて、信頼度を向上させることのできる技術を提供する。
【解決手段】メモリセルＭＣ１をｐ型の導電性を示す導電膜からなる選択ゲート電極ＣＧを有する選択用ｐＭＩＳ（Ｑｐｃ）とｐ型の導電性を示す導電膜からなるメモリゲート電極ＭＧを有するメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成し、書込み時には半導体基板１側からホットエレクトロンを電荷蓄積層ＣＳＬへ注入し、消去時にはメモリゲート電極ＭＧからホットホールを電荷蓄積層ＣＳＬへ注入する。 （もっと読む）

【課題】メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供する。
【解決手段】ＮＡＮＤ列であって、絶縁膜１１上の半導体領域と、ソース／ドレイン領域１４ａ、１４ｂと、チャネル領域１２と、電荷をトラップできる電荷トラップ膜２０と、磁化の向きが固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極４０_１とを有し、各電荷トラップ膜上に設けられ、第２のハーフメタル強磁性金属からなるゲート電極３０_ａ１、３０_ａ２であって、前記ゲート電極は、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが略反平行な第２領域から構成され、前記第１の領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記絶縁膜上へ、及び前記絶縁膜上から前記電荷トラップ膜上へと、可逆的に移動可能となっているゲート電極と、を備える。 （もっと読む）

【課題】加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する情報記憶回路２０と、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０とを含み、情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置される。 （もっと読む）

半導体基板上に酸化物層を形成するための方法及び装置を開示する。１つ又は複数の実施形態では、半導体基板の温度を約１００℃未満に制御することによって、プラズマ酸化を使用して、共形酸化物層を形成することができる。１つ又は複数の実施形態による半導体基板の温度を制御するための方法は、静電チャックならびに冷却剤及びガス対流を利用することを含む。
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【課題】消去速度が速く、メモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、それぞれ複数の層間絶縁膜ＩＬＤ及び制御ゲート電極ＣＧを交互に積層させて積層体ＭＬを形成する。そして、積層体ＭＬに積層方向に延びる貫通ホールＨを形成し、貫通ホールＨを介して層間絶縁膜ＩＬＤにおける貫通ホールＨに面した部分をエッチングして除去し、除去部分Ａを形成する。次に、貫通ホールＨ及び除去部分Ａの内面上に絶縁膜ＩＰＤを形成し、除去部分Ａの内部にシリコンからなる浮遊ゲート電極ＦＧを形成し、浮遊ゲート電極ＦＧにおける貫通ホールＨに面した部分を覆うように絶縁膜ＴＯｘを形成する。そして、貫通ホールＨの内部に半導体ピラーＳＰを埋設する。 （もっと読む）

【課題】レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセルを提供する。
【解決手段】共通のコントロールゲートＣＧで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタＴ２、Ｔ３を有し、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタＴ１とが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続される。 （もっと読む）

【課題】メモリ回路のビットライン、電圧ライン、ワードラインの配線を提供する。
【解決手段】メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。メモリセル１０１ａは、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路１００は、第一導電層、第一導電層に結合される第二導電層、及び、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインＷＬに対して配線され、メモリセル１０１ａ内で、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。 （もっと読む）

【課題】従来に比べ信頼性を向上させることができる不揮発性半導体メモリセル及び不揮発性半導体メモリ装置を提供する。
【解決手段】本発明の不揮発性半導体メモリセルは、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、 互いに並列接続されるとともに、独立の複数のコントロールゲートでそれぞれ制御される複数のフローティングゲート型トランジスタと、複数のフローティングゲート型トランジスタと直列に接続され、セレクトゲートに接続される選択トランジスタとを有し、複数のフローティングゲート型トランジスタと選択トランジスタとが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものである （もっと読む）

【課題】柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１層と、前記第１層の主面の上に設けられた第２層と、前記主面を貫通し、前記第１層と前記第２層とに延在する導電性の柱状構造体と、前記主面の前記第２層の側において前記柱状構造体の側壁に付設された側部と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）

【課題】単一ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリＥＥＰＲＯＭセルは、フローティングゲートＦＧ上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンＷＬの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンＦＧとの間にカップリングのための誘電膜１０２を形成してフローティングゲート用ポリシリコンＦＧとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。 （もっと読む）

【課題】ＩＳＳＧ酸化法によるメモリ特性の劣化が生じにくい不揮発性半導体記憶装置を実現できるようにする。
【解決手段】不揮発性半導体記憶装置の製造方法は、以下の工程を備えている。メモリ領域１０１及び周辺トランジスタ領域１０２の上に、第１のゲート絶縁膜１０６及び第１の導電膜１０７を順次形成する工程（ａ）。第１の導電膜１０７及び第１のゲート絶縁膜１０６における周辺トランジスタ領域１０２の上に形成された部分を除去する工程（ｂ）。メモリ領域１０１の上に第１の導電膜１０７が残存した状態においてＩＳＳＧ（in-situ steam generation）酸化を行い、周辺トランジスタ領域１０２の上に第２のゲート絶縁膜１０９を形成する共にメモリ領域１０１の上に残存する第１の導電膜１０７の上部に導電膜上酸化膜１１０を形成する工程（ｃ）。 （もっと読む）

【課題】プログラム及び消去動作部分と読み出し動作部分とを分離させることによって、耐久性またはサイクル特性を画期的に改善させる不揮発性メモリ素子及びその駆動方法を提供する。
【解決手段】単一ポリＥＥＰＲＯＭの不揮発性メモリ素子は、第１タイプウェル１０上に形成されるフローティングゲート５０と、第２タイプウェル２０上に形成されるとともにフローティングゲート５０と直列連結される複数のトランジスタ３０，４０と、を備え、これらのトランジスタ３０，４０のうち、いずれかひとつはプログラム及び消去のための第１トランジスタ３０であり、他のひとつは読み出し（reading）のための第２トランジスタ４０である。 （もっと読む）

【課題】書き込み動作時、メモリセルのチャネルを確実にカットオフさせる。
【解決手段】本発明の例に係わるＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、書き込み動作時、ドライバは、複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、第１のメモリセルからソース線側に複数個離れて並んだ３つ以上の第２のメモリセルの制御ゲート電極それぞれにメモリセルのチャネルをカットオフさせるカットオフ電圧を印加する。 （もっと読む）

【課題】メモリセル間の干渉効果の抑制とセルの信頼性の維持の両方を実現する不揮発性メモリを備える半導体装置を提供する。
【解決手段】素子分離絶縁層ＳＴＩと制御ゲート電極ＣＧとの間でワード方向に隣り合う電流遮断層ＢＬに実質的に挟まれるように、電流遮断層ＢＬよりも誘電率が高い高誘電体層３１を、その下面が電荷トラップ層２４の頂面と同一または上方に位置するように設ける。 （もっと読む）

【課題】ゲート電極上にシリサイド層を安定して形成すること。
【解決手段】メモリセル１００は、シリコン基板１０と、シリコン基板１０上に互いに隣り合って配置されたゲート電極１２、１３と、シリコン基板１０とゲート電極１２間に形成された絶縁層３０と、シリコン基板１０とゲート電極１２間に形成された電荷蓄積層２６と、を備え、ゲート電極１２は、シリコン基板１０から離間するに従って少なくとも部分的に幅広になる。シリコン基板１０から離間するに従って少なくとも部分的に幅広となるようにゲート電極１２を形付けることで、シリサイド層４５を安定して形成することが実現可能になる。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。 （もっと読む）

【課題】不揮発性メモリと画素ＴＦＴとを同一基板上に形成でき、且つ両者を良好に動作させることが可能な電気光学装置を提供する。
【解決手段】画素ＴＦＴのゲート絶縁膜１８を不揮発性メモリのトンネル絶縁膜（第１の絶縁膜）３５と、トンネル絶縁膜３５よりも膜厚の大きい第２の絶縁膜３７によって構成する。また、フローティングゲート電極３６のコントロールゲート電極６０側の面を凹凸とし、該凹凸によってフローティングゲート電極３６の表面積を拡げる。これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。 （もっと読む）

【課題】電荷消去特性及び電荷保持特性に優れた半導体装置を提供する。
【解決手段】半導体領域１０１と、半導体領域の表面に形成されたトンネル絶縁膜１０２と、トンネル絶縁膜の表面に形成された電荷蓄積絶縁膜１０３と、電荷蓄積絶縁膜の表面に形成されたブロック絶縁膜１０４と、ブロック絶縁膜の表面に形成された制御ゲート電極１０５と、を具備する半導体装置であって、トンネル絶縁膜は、半導体領域の表面に形成され、シリコン及び酸素を含有する第１の領域１０２ａと、第１の領域の表面に形成され、シリコン及び窒素を含有する第２の領域１０２ｂと、電荷蓄積絶縁膜の裏面に形成され、シリコン及び酸素を含有する第３の領域１０２ｄと、第２の領域と第３の領域との間に形成され、シリコン、窒素及び酸素を含有し、第２の領域の窒素濃度よりも低い窒素濃度を有し、第３の領域の酸素濃度よりも低い酸素濃度を有する第４の領域１０２ｃと、を含む。 （もっと読む）