【課題】簡便な半導体装置の評価試験を実現する。
【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ_２，Ｎ_３を設け、この第２及び第３のノードＮ_２，Ｎ_３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】積層型の半導体装置においてリードデータの有効幅（ウィンドウ幅）を十分に確保する。
【解決手段】積層された複数のコアチップＣＣ０〜ＣＣ７と、コアチップを制御するインターフェースチップＩＦとを備える。コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。コアチップにそれぞれ設けられたデータ用の貫通電極ＴＳＶ１は互いに共通接続され、コアチップにそれぞれ設けられた出力回路ＲＢＵＦＯはインターフェースチップＩＦより供給されるリードクロック信号ＲＣＬＫＤＤに応答して活性化される。これにより、各コアチップの動作速度にばらつきが存在する場合であってもデータバス上でリードデータの競合が生じることがない。 （もっと読む）

【課題】金属酸化物中の酸素欠損を低減し、電気的特性の安定した半導体装置を提供することを目的の一とする。
【解決手段】ゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた第１の金属酸化物膜と、第１の金属酸化物膜に接して設けられたソース電極及びドレイン電極と、ソース電極及びドレイン電極上に設けられたパッシベーション膜と、を有し、パッシベーション膜は、第１の絶縁膜と、第２の金属酸化物膜と、第２の絶縁膜とが順に積層された半導体装置である。 （もっと読む）

【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】抵抗変化素子の低抵抗状態の抵抗値のばらつきを防止する。
【解決手段】実施形態に係わる抵抗変化メモリのメモリセルは、直列接続される抵抗変化素子ＲＷ及び積層構造Ｃを備える。抵抗変化素子ＲＷを第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作において、メモリセルＭＣに第１の電圧パルスを印加する。第１の電圧パルスの振幅は、積層構造Ｃがキャパシタとして機能する第１の電圧領域内にあり、第１の電圧パルスは、Ron×C ＜ T-lead ＜ Roff×C、 Ron×C ＜ T-trailを満たす。但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第１の電圧パルスの立ち下り時間[sec]であり、Roffは、第１の抵抗値[Ω]であり、Ronは、第２の抵抗値[Ω]であり、Cは、キャパシタの容量[F]である。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性メモリを提供する。
【解決手段】ビット線と、ソース線と、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートと、を有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリであって、第１の絶縁膜は、半導体に酸素雰囲気で高密度プラズマ処理を行った後、窒素雰囲気で高密度プラズマ処理を行うことで形成されるＮＡＮＤ型不揮発性メモリ。 （もっと読む）

【課題】記憶内容に対する保持特性の改善を図ることが可能な半導体装置を提供する。また、半導体装置における消費電力の低減を図る。
【解決手段】チャネル形成領域に、トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体材料（例えば、酸化物半導体材料）を用い、且つ、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。また、ゲート電極用のトレンチを有することで、ソース電極とドレイン電極との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】メモリセルのトランジスタのサイズを最適化可能とした抵抗変化型不揮発性記憶装置を提供する。
【解決手段】下部電極３０９ａと上部電極３０９ｃと両電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化層３０９ｂとからなる抵抗変化素子３０９と、半導体基板３０１と２つのＮ型拡散層領域３０２ａ、３０２ｂとからなるトランジスタ３１７とを直列に接続してなるメモリセル３００を備え、抵抗変化層３０９ｂは酸素不足型の遷移金属の酸化物層からなり、下部電極３０９ａと上部電極３０９ｃは、異なる元素からなる材料によって構成され、下部電極３０９ａの標準電極電位Ｖ_１と上部電極３０９ｃの標準電極電位Ｖ_２と前記遷移金属の標準電極電位Ｖ_ｔとがＶ_ｔ＜Ｖ_２かつＶ_１＜Ｖ_２なる関係を満足し、下部電極３０９ａとＮ型拡散層領域３０２ｂとが接続されている。 （もっと読む）

【課題】メモリの動作マージンを向上する。
【解決手段】本実施形態の抵抗変化型メモリは、ビット線ＢＬＡ，ＢＬＣ間に接続された第１のセルＳＣＡとビット線ＢＬＢ，ＢＬＣ間に接続された第２のセルＳＣＢとを含むメモリセルＭＣと、第１のセルＳＣＡを形成するメモリ素子８Ａ及び選択トランジスタＴｒＡと、第２のセルＳＣＢを形成するメモリ素子８Ｂ及び選択トランジスタＴｒＢとを具備し、メモリセルに対する書き込み動作時、ワード線が活性化されている期間において、メモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂを第１の抵抗状態に変化させた後、２つのメモリ素子８Ａ，８Ｂのうち一方のメモリ素子を第２の抵抗状態に変化させる。 （もっと読む）

【課題】相変化材料配線、抵抗変化材料配線の書き込み電流（Set、Reset電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供すること。
【解決手段】カルコゲナイド配線ＧＳＴと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルＭＣを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートとブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。 （もっと読む）

【課題】メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、メモリアレイと、周辺回路と、を備える。メモリアレイは、複数のメモリセルと、複数のワード線と、複数のビット線と、を有し、４つのブロックを有する。周辺回路は、第１ブロックに属するワード線に接続された第１転送トランジスタと、第２ブロックに属する前記ワード線に接続された第２転送トランジスタと、第３ブロックに属するワード線に接続された第３転送トランジスタと、を含むトランジスタグループを有する。第１〜第３転送トランジスタにおいては、それぞれのソース及びドレインのいずれか他方を共有し、ソース及びドレインのいずれか一方と他方とをむすぶ方向が隣り合う転送トランジスタどうしで互いに９０°または１８０°異なる。 （もっと読む）

【課題】リーク電流の発生を防止でき、微細化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、素子分離膜により分離される素子領域を有する半導体基板３１と、前記素子領域上にゲート絶縁膜を介して設けられる第１導電層ＦＧと、前記第１導電層および前記素子分離膜上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜ＩＰＤと、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層ＣＧ１と、前記第１導電層上に設けられ、周囲の溝により前記第２導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層ＣＧ２と、前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層３８とを具備する。 （もっと読む）

【課題】メモリ容量を容易に調整することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、Ｙ方向に配列された４つのＰ型ウェルＰＷのうちの端の１つのＰ型ウェルＰＷに複数のメモリブロックＭＢ０〜ＭＢ３を設け、残りの３つのＰ型ウェルＰＷにそれぞれ３つのメモリブロックＭＢ１０〜ＭＢ１２を設ける。また、それぞれメモリブロックＭＢ０〜ＭＢ３，ＭＢ１０〜ＭＢ１２のＸ方向に隣接してロウデコーダＲＤ０〜ＲＤ３，ＲＤ１０〜ＲＤ１２を設ける。メモリブロックＭＢ１０〜ＭＢ１２を削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となる。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】Ｐ型の半導体基板１０と、半導体基板１０内に形成されるＮウェル１１、半導体基板１０内かつＮウェル１１上に形成されるＰウェル１２、及びＰウェル１２上に形成されるメモリセルトランジスタＭＴを含むＣｅｌｌ領域と、半導体基板１０内に形成されるＮウェル１４、及びＮウェル上１４に形成されるトランジスタＨＶＰ−Ｔｒを含むＨＶＰ−Ｔｒ領域と、半導体基板１０上に形成されるトランジスタＨＶＮ―Ｔｒを含むＨＶＮ―Ｔｒ領域と、半導体基板１０内に形成されるＮウェル２２、半導体基板１０内かつＮウェル２２上に形成されるＰウェル２３、およびＰウェル２３上に形成されるトランジスタＬＶＮＥ−Ｔｒを含むＬＶＮＥ−Ｔｒ領域と、を具備し、Ｎウェル１１及びＮウェル２２の底面の位置はＮウェル１４の底面の位置よりも低く、Ｎウェル１４の底面の位置はＰウェル１２及びＰウェル２３の底面の位置よりも低い。 （もっと読む）

【課題】 フォーミング電圧の素子間ばらつきを低減しつつ、フォーミング電圧を低減できる構成の可変抵抗素子およびその製造方法、並びに当該可変抵抗素子を備えた高集積の不揮発性半導体記憶装置を提供する。
【解決手段】
可変抵抗素子２は、第１電極１５と第２電極１２の間に抵抗変化層（第１の金属酸化物膜）１３、及び、第１電極１５と接する制御層（第２の金属酸化物膜）１４を挟持して構成される。制御層１４は、仕事関数が小さく（４．５ｅＶ以下）、抵抗変化層から酸素を引き抜く能力を有する金属の酸化膜で構成される。第１電極は、当該金属と同様に仕事関数が小さい金属で構成されるが、尚且つ、制御層からの酸素の熱拡散を抑制するために、その酸化物生成自由エネルギーが、制御層を構成する元素の酸化物生成自由エネルギーよりも大きな材料で構成される。 （もっと読む）

【課題】抵抗値の変化によって情報を記憶する積層型の半導体記憶装置において、メモリセル間の抵抗を抑制したメモリアレー構造を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、上側の第１半導体層と下側の第１半導体層との間に第２半導体層が積層された積層体を有し、第１半導体層を導通状態とする電位が第１半導体層に印加されている状態と印加されていない状態の双方において、第２半導体層を導通状態とする電位が印加されるように構成されている。 （もっと読む）

【課題】可撓性を有する基板上に有機化合物を含む層を有する素子が設けられた半導体装置を歩留まり高く作製することを課題とする。
【解決手段】基板上に剥離層を形成し、剥離層上に、無機化合物層、第１の導電層、及び有機化合物を含む層を形成し、有機化合物を含む層及び無機化合物層に接する第２の導電層を形成して素子形成層を形成し、第２の導電層上に第１の可撓性を有する基板を貼りあわせた後、剥離層と素子形成層とを剥す半導体装置の作製方法である。 （もっと読む）

【課題】フィンに閉じ込められたホールの保持特性を向上させることが可能な半導体記憶装置を提供する。
【解決手段】フィン３は半導体基板１上に形成され、ゲート電極Ｇは、フィン３の両側にゲート絶縁膜５を介して設けられ、空乏層ＫＵは、フィン３のチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアをフィン３内に形成し、ソース層Ｓとドレイン層Ｄは、ゲート電極Ｇを挟み込むようにしてフィン３に形成されている。 （もっと読む）

【課題】メモリセルのトランジスタのサイズを最適化可能とした抵抗変化型不揮発性記憶装置を提供する。
【解決手段】下部電極３０９ａと上部電極３０９ｃと抵抗変化層３０９ｂとからなる抵抗変化素子３０９と、トランジスタ３１７とを直列に接続してなるメモリセル３００において、トランジスタ３１７は、ゲート３０３ｂと、下部電極３０９ａに電気的に接続されたドレイン又はソース３０２ｂと、ソース線ＳＬ０に電気的に接続されたソース又はドレイン３０２ａとを有し、ソース線ＳＬ０は、互いに平行に配置されかつ１つ以上のビアで接続された複数のレイヤーで形成される配線層３０５、３０７からなり、抵抗変化素子３０９はいずれの配線層３０５、３０７よりも半導体基板３０１からより遠い側に配置され、ビット線ＢＬ０は、抵抗変化素子３０９に対し、半導体基板３０１からより遠い側に配置され上部電極３０９ｃと接続される。 （もっと読む）