【課題】可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供する。
【解決手段】メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いる。さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。 （もっと読む）

【課題】量産性の高い新たな半導体材料を用いた大電力向けの半導体装置を提供すること
を目的の一とする。
【解決手段】酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物
半導体膜を形成した後、酸化物半導体膜が露出した状態で第１の加熱処理を行う。次いで
、酸化物半導体膜中の水分、または水素などの不純物をさらに低減するために、イオン注
入法またはイオンドーピング法などを用いて、酸化物半導体膜に酸素を添加した後、再び
、酸化物半導体膜が露出した状態で第２の加熱処理を行う。 （もっと読む）

【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。 （もっと読む）

【課題】低コスト化を図ることができるとともに、動作速度の向上を図ることができるフォトセンサを実現する。
【解決手段】複数の光電変換素子群２０１は行方向（Ｘ方向）に配置され、１つの光電変換素子群２０１は、行方向に対して略直交する列方向（Ｙ方向）に並べられた３つのフォトダイオードＰＤ１〜ＰＤ３を含む。さらに、各フォトダイオードから信号を読み出すための転送トランジスタ（Ｔｒ１〜Ｔｒ３）が設けられる。同一行に属する転送トランジスタのゲート電極（２２４１，２２４２，２２４３）は一体的に形成される。さらに、ソース電極２２３とゲート電極との重なり部分の面積は、ドレイン電極２２２とゲート電極との重なり部分の面積よりも小さい。 （もっと読む）

【課題】酸化物半導体を用いるトランジスタにおいて、電気特性の良好なトランジスタ及びその作製方法を提供する。
【解決手段】下地絶縁膜上に形成される酸化物半導体膜と、当該酸化物半導体膜とゲート絶縁膜を介して重畳するゲート電極と、酸化物半導体膜に接し、ソース電極及びドレイン電極として機能する一対の電極とを備えるトランジスタであり、下地絶縁膜は、酸化物半導体膜と一部接する第１の酸化絶縁膜と、当該第１の酸化絶縁膜の周囲に設けられる第２の酸化絶縁膜とを有し、トランジスタのチャネル幅方向と交差する酸化物半導体膜の端部は、第２の酸化絶縁膜上に位置するものである。 （もっと読む）

【課題】半導体装置において、高電圧の配線層とその下方を横切るように配置された抵抗層との間の絶縁膜の耐圧を確保し、この配線層と抵抗層との間で破壊が起きるのを抑制することを目的とする。
【解決手段】第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。第３配線層２２と第２半導体領域１１との間に配置される絶縁膜１４内には、一端が第３配線層２２に接続されると共に、他端が第１半導体領域１１よりも電位の低い制御端子１２に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。 （もっと読む）

【課題】長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置１は、半導体基板１１上に形成された半導体層１３と、半導体層１３に溝状に形成され、その内壁が絶縁膜３１で被覆され、絶縁膜３１の内部にゲート電極３２が埋設されたトレンチ溝３０と、半導体層１３上に、トレンチ溝３０と少なくとも一部が対向配置する位置に形成されたゲート配線５１と、ゲート配線５１を挟むように半導体層１３上に形成されたソース電極５２、及びドレイン電極５３とを具備する。半導体層１３におけるオン動作時の電流経路は、ソース電極５２とドレイン電極５３の間の半導体層１３の表面領域を実質的に経由せず、上記トレンチ溝３０の側面近傍を経由する。 （もっと読む）

【課題】入力電源電圧の動作保証範囲が大きいとしても当該電圧変動の影響を抑制して正常に過電流保護を図るようにした過電流保護回路を提供する。
【解決手段】支持基板１０が第１半導体層１１および第２半導体層１２を絶縁層１３で挟んで構成されている。第１半導体層１１上には絶縁膜１４を介してフィールドプレート抵抗膜２０が形成されている。可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 （もっと読む）

【課題】開口率の高い表示装置又は素子の面積の大きい半導体装置を提供することを課題
とする。
【解決手段】隣接する画素電極（又は素子の電極）の間に設けられた配線との下方にマル
チゲート構造のＴＦＴのチャネル形成領域を設ける。そして、複数のチャネル形成領域の
チャネル幅の方向を前記画素電極の形状における長尺方向と平行な方向とする。また、チ
ャネル幅の長さをチャネル長の長さよりも長くすることでチャネル形成領域の面積を大き
くする。 （もっと読む）

【課題】オン抵抗が低く、かつ、容易に素子分離もできる半導体装置を提供する。
【解決手段】第１絶縁膜２の上の第１導電型の第１半導体層３の表面を含む上部に設けられた第２導電型の第１半導体領域７と、第１半導体領域７の上部に設けられた第１導電型の第２半導体領域８と、側面が第１半導体層３と第１半導体領域７と第２半導体領域８に接する第１トレンチ４と、第１トレンチ４の側面に沿って設けられたゲート絶縁膜５と、第１トレンチ４内に埋め込まれたゲート電極６と、第１半導体領域７と第１トレンチ４から離れて第１半導体層３の上部に設けられた第１導電型の第３半導体領域９と、側面が第３半導体領域９に接し第３半導体領域９に対して第１半導体領域７の反対側に配置された第２トレンチ１５と、第２トレンチ１５の側面に沿って設けられた素子分離絶縁膜１０と、第２トレンチ１５内に埋め込まれたポリシリコン埋め込み領域１１とを有する。 （もっと読む）

【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。 （もっと読む）

【課題】単色性が強く、高効率にテラヘルツ波を発生または検出することができるテラヘルツ波素子を提供する。
【解決手段】テラヘルツ波素子１００は、バッファ層１０２と電子供給層１０４とのヘテロ接合を含む半導体多層構造１０１〜１０４と、半導体多層構造１０１〜１０４上に形成されたゲート電極１０５、ドレイン電極１０６およびソース電極１０７とを有し、ゲート電極１０５とヘテロ接合界面との間の静電容量は、ドレインとソースとの間を流れる電流の方向と直交する方向に周期的に、第１の静電容量と第１の静電容量の値と異なる第２の静電容量とを有している。 （もっと読む）

【課題】製造歩留まりの高いアレイ基板及び液晶表示装置を提供する。
【解決手段】アレイ基板は、複数の補助容量電極と、複数の半導体層１５と、複数のゲート電極２０を含んだ複数の走査線１９と、複数の補助容量線と、複数のコンタクトホールを有した層間絶縁膜と、複数のコンタクトホールを通って複数の半導体層のソース領域に電気的に接続された複数の信号線と、複数の画素電極と、を備えている。走査線１９が延在した方向に互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、走査線を挟んで位置している。薄膜トランジスタのチャネル面積ＣＳは、２４μｍ^２以上である。 （もっと読む）

【課題】縦型電界効果トランジスタとその製造方法及び電子機器において、基材の材料の選択の幅を広げること。
【解決手段】基材１と、基材１の上に形成され、ソース電極とドレイン電極のうちの一方となる第１の電極２と、基材１の上に形成され、第１の電極２に重なる開口１２を備えた第１の絶縁膜３と、開口１２の横の第１の絶縁膜３の上に形成されたゲート電極６と、第１の絶縁膜３の上に形成され、開口１２を備えた第２の絶縁膜８と、開口１２の横の第２の絶縁膜８の上に形成され、ソース電極とドレイン電極のうちの他方となる第２の電極１０と、開口１２の側面に形成されたゲート絶縁膜１６と、第１の電極２、第２の電極１０、及びゲート絶縁膜１６上に形成され、酸化物半導体を材料とするチャネル１７とを有する縦型電界効果トランジスタによる。 （もっと読む）

【課題】結晶性の高い微結晶半導体膜及びその作製方法を提供する。また、電気特性が良好な半導体装置を、生産性高く作製する方法を提供する。
【解決手段】厚さが７０ｎｍ以上１００ｎｍ以下の微結晶半導体膜であり、微結晶半導体膜の表面から一部が突出する結晶粒を有し、当該結晶粒は配向面を有し、且つ１３ｎｍ以上の大きさの結晶子を有する微結晶半導体膜である。また、微結晶半導体膜の膜密度が２．２５ｇ／ｃｍ^３以上２．３５ｇ／ｃｍ^３以下、好ましくは２．３０ｇ／ｃｍ^３以上２．３３ｇ／ｃｍ^３以下である。 （もっと読む）

【課題】正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供する。
【解決手段】メインセルとセンスセルとをトレンチ分離構造１ｄによって絶縁分離する。これにより、メインセルのコレクタに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのエミッタ電位がセンス抵抗Ｒｓに流れる電流によって上昇しても、メインセルのエミッタと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層１４から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。 （もっと読む）

【課題】配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供する。また、表示品質を向上させた表示装置を提供する。また、消費電力を低減できる表示装置を提供する。
【解決手段】液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状であり、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。 （もっと読む）

【課題】大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような半導体素子の提供すること。また、そのような半導体素子を搭載し、薄膜半導体回路及び薄膜半導体装置を提供すること。さらに、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体素子を提供する。
【解決手段】ドレイン領域１１４、１１７側の半導体層の低濃度不純物領域と重なるように形成した複数のゲート電極１０２を有し、それぞれのゲート電極１０２が形成するチャネル領域１２２、１２３に流れる電流の向きが一方向と一方向と反対の方向となるようにそれぞれのゲート電極１０２に対応するソース領域１１５、１１６とドレイン領域１１４、１１７を形成し、一方向に電流が流れるチャネル領域１２２と一方向と反対の方向に電流が流れるチャネル領域１２３の数が等しい薄膜トランジスタ。 （もっと読む）

【課題】寄生容量を小さくでき、応答速度低下を抑制することが可能なＴＦＴを提供する。
【解決手段】基材１１０上に配設した有機半導体層１５０と、有機半導体層１５０と接触し、対向してチャネル領域を形成するソース電極１２０及びドレイン電極１３０と、有機半導体層１５０と絶縁層１６０を介して設けられるゲート電極１４０と、ソース電極１２０と導電接続するソース電極配線部１２５と、ドレイン電極１３０と導電接続するドレイン電極配線部１３５と、ゲート電極１４０と導電接続するゲート電極配線部１４５と、からなるＴＦＴ１００であって、積層方向からみて、有機半導体層１５０が、ゲート電極１４０を含み、ゲート電極１４０が、ソース電極１２０とドレイン電極１３０とチャネル領域とからなる領域を含み、有機半導体層１５０の周縁でソース電極配線部１２５とドレイン電極配線部１３５との間にはゲート電極配線部１４５が配される。 （もっと読む）

【課題】高速スイッチング動作を行う場合でも、アバランシェブレークダウンを抑制でき、スイッチング損失低減や素子破壊を抑制することが可能な構成とする。
【解決手段】横型ＦＷＤ７などの横型素子において、ＳＲＦＰ２１の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜２７ＭΩ、より好ましくは９００ｋΩ〜９ＭΩとすることにより、２ｎｄピーク時のアノード電流Ｉ_Aなどの電流が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型ＦＷＤ７のスイッチング損失低減や素子破壊を抑制することが可能となる。 （もっと読む）