【課題】Ｃdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１とこの半導体基板１上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域３内に形成された素子領域と、素子領域の少なくとも１つに接続される外部取り出し用の電極(ドレインパッド９ｐ)とを有する半導体装置において、外部取り出し用の電極９ｐ下に位置する活性領域が、埋め込み絶縁層２に到達するように形成された絶縁分離領域１１で囲まれており、絶縁分離領域１１で分離された活性領域３と、外部取り出し用の電極９ｐとの間に絶縁体１３が配されたことを特徴とする。 （もっと読む）

【課題】低消費電力で高速シリアル伝送が可能な半導体装置を提供する。
【解決手段】実施形態によれば、インタフェース部と、駆動回路部と、スイッチ部と、電源回路部と、を備えた半導体装置が提供される。前記インタフェース部は、フローティング状態のバックゲートを有しＳＯＩ基板上に設けられた第１のＭＯＳＦＥＴを含み、入力したシリアルデータの端子切替信号をパラレルデータに変換する。前記電源回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第２のＭＯＳＦＥＴを含み、前記インタフェース部に供給される電源の電位よりも高いオン電位を生成する。前記駆動回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第３のＭＯＳＦＥＴを含み、前記パラレルデータに応じて、前記オン電位をハイレベルとする制御信号を出力する。前記スイッチ部は、前記ＳＯＩ基板上に設けられ、前記制御信号を入力して端子間の接続を切り替える。 （もっと読む）

【課題】混相粒の粒径の均一性が高く、且つ結晶性の高い微結晶半導体膜を作製する。または、電気特性が良好な半導体装置を、生産性高く作製する。
【解決手段】粒径の均一性が高く、且つ高い結晶性を有する混相粒を低い粒密度で与える第１の条件により、非晶質シリコン領域と、単結晶とみなせる微小結晶である結晶子とを含む混相粒を有する種結晶を絶縁膜上にプラズマＣＶＤ法により形成した後、当該種結晶上に、混相粒を成長させて混相粒の隙間を埋める第２の条件で、種結晶上に微結晶半導体膜をプラズマＣＶＤ法により積層形成する。 （もっと読む）

【課題】酸化物半導体を用いたパワーＭＩＳＦＥＴを提供する。
【解決手段】半導体層１０１を挟んでゲート電極１０２ａとソース電極１０３ａ、ドレイン電極１０３ｂを形成し、半導体層のうちゲート電極１０２ａとドレイン電極１０３ｂとの間にこれらが重ならない領域を設ける。この領域の長さを０．５μｍ乃至５μｍとする。このようなパワーＭＩＳＦＥＴのドレイン電極とソース電極の間に１００Ｖ以上の電源と負荷を直列に接続し、ゲート電極１０２ａに制御用の信号を入力して使用する。 （もっと読む）

【課題】配線の凹凸差を緩和することが可能な構造の半導体装置を提供することを課題と
する。
【解決手段】第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層の間に形
成されると共に、接続孔を有する絶縁層と、第１の導電層及び第２の導電層に接続すると
共に、少なくとも端部の一部が接続孔の内側に形成される第３の導電層と、を有する半導
体装置である。第２の導電層及び第３の導電層が接続する接続孔付近において、第３の導
電層が第１の絶縁層を介して第２の導電層に重畳せず、第３の導電層の端部が第１の絶縁
層上に形成されない。このため、第３の導電層の凹凸を低減することが可能である。 （もっと読む）

【課題】結晶性半導体膜に対する非晶質半導体膜のエッチング選択比が高いエッチング方法を提供する。
【解決手段】結晶性半導体膜上に非晶質半導体膜が設けられた積層半導体膜の一部に対して、Ｂｒ系ガスと、Ｆ系ガスと、酸素ガスの混合ガスを用いてエッチングを行い、前記積層半導体膜に設けられた前記結晶性半導体膜の一部を露出させる。このようにエッチングを行うことで、露出された部分の膜減りを抑えることができる。更には、当該エッチング方法を薄膜トランジスタのバックチャネル部を形成するエッチングに採用することで、当該薄膜トランジスタの電気的特性を良好なものとすることができる。該薄膜トランジスタ上には絶縁層が設けられていることが好ましい。 （もっと読む）

【課題】良好な電気特性を有する半導体装置を提供する。
【解決手段】基板上に形成される第１の電極と、第１の電極に接して形成される一対の酸化物半導体膜と、一対の酸化物半導体膜に接する第２の電極と、少なくとも第１の電極および一対の酸化物半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜に接して、少なくとも一対の酸化物半導体膜の間に形成される第３の電極とを有する半導体装置であり、酸化物半導体膜のドナー密度が１．０×１０^１３／ｃｍ^３以下である場合、酸化物半導体膜の膜厚は、酸化物半導体膜の膜厚横方向の長さに対して厚くすることである。 （もっと読む）

【課題】帯電体の接触または非接触動きを感知する薄膜帯電センサーを提供する。
【解決手段】基板と、基板上に備えられ、ゲート層、アクティブ層及びソース層／ドレイン層を備える薄膜トランジスタユニットと、ゲート層と電気的に連結された導電材料で形成された第１膜を備えるものであって、帯電体の電場に反応して入力電流を生成する薄膜アンテナユニットと、を備える薄膜帯電センサーである。これにより、簡単な薄膜層の積層過程を通じて容易に製造され、帯電体の電場を利用するため、接触状態だけでなく、非接触状態でも動きを感知できる。 （もっと読む）

【課題】電気特性が良好な半導体装置を、生産性高く作製する。
【解決手段】第１の条件により、高い結晶性の混相粒を低い粒密度で有する種結晶を形成した後、第２の条件により混相粒を成長させて混相粒の隙間を埋めるように、種結晶上に微結晶半導体膜を積層形成する。第１の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上１３３３Ｐａ以下とする条件である。第２の条件は、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比を周期的に増減させながら処理室に供給し、且つ処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下とする条件である。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】 バーズビークの増大を抑制し、小型で信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】 そこで本発明の半導体装置の製造方法は、半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、活性領域のうち、素子領域を除く領域を不活性化し、不活性化領域（絶縁性領域１４）を形成する工程を含み、不活性化領域を形成する工程が、活性領域に対し、所定間隔を隔てて所定幅の小トレンチを形成する工程と、小トレンチを囲む領域の活性領域３を酸化し、小トレンチＴｓが酸化膜で覆われるとともに、隣接する小トレンチまで酸化膜が到達するように酸化する工程を含む。 （もっと読む）

【課題】本実施形態は、ボディコンタクトの面積を相対的に縮小し信頼性を向上させた半導体装置を提供することを目的とする。
【解決手段】実施形態に係る半導体装置は、第１および第２のドレイン領域の間に設けられたソース領域を備える。第１のドレイン領域とソース領域との間には、第１のボディ領域が形成され、第２のドレイン領域とソース領域との間には、第２のボディ領域が形成されている。さらに、第１のボディ領域および第２のボディ領域の少なくとも一方に接続された複数のキャリアパス領域と、第１および第２のボディ領域から離間して設けられたコンタクト領域と、を備える。キャリアパス領域は、第１または第２のボディ領域とコンタクト領域との間を電気的に接続し、ソース領域は、第１および第２のボディ領域と、複数のキャリアパス領域と、コンタクト領域と、によって囲まれたことを特徴とする。 （もっと読む）

【課題】オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを提供する。
【解決手段】ｎ型バリア層１５を形成することでエミッタ側のキャリア濃度を高くしてオン電圧の低減を図りつつ、ｎ型バリア層１５を隣り合うエミッタ間に形成しないようにすることで、ターンオフ時間の改善を図る。また、このような構造により、スイッチング時の破壊耐量の向上も図ることも可能となる。したがって、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることが可能となる。 （もっと読む）

【課題】Ｃdsubの低減を通じて、出力容量Ｃossの低減に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、活性領域のうち、ドレイン領域にコンタクトするように形成されるドレインパッド形成領域９ｐ下の少なくとも一部は、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域１１で構成される。 （もっと読む）

【課題】生産性の高い半導体材料を用い、且つ耐圧性を向上させたトランジスタを提供することを課題の一とする。または、高耐圧のトランジスタを用いた大電力向けの半導体装置を提供することを課題の一とする。
【解決手段】トランジスタにおいて、高電界の印加されるドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させる。また、該トランジスタを用いた大電力向けの半導体装置を提供することができる。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８及びソース電極３４はドレイン電極３６を囲み、ソース電極３４の上部に、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成され、ＧａＮ系エピタキシャル基板３２の表面層とフィールドプレート１７０との間に、誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート１７０の直下領域においてフィールドプレート終端面と面一状態となるように切れ込み、その下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びている。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第２導電型のソース領域、第２導電型のドレイン領域、及び、第１導電型のボディ領域と、第２ゲート絶縁膜と、第２ゲート電極と、を含む第２トランジスターと、を具備し、第１トランジスターの第２導電型のボディ領域は、第２トランジスターの第２導電型のソース領域及び第２導電型のドレイン領域の内の一方に接続されている。 （もっと読む）

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。 （もっと読む）