【課題】 垂直に形成されたナノワイヤの長さを再現性良く作製する。
【解決手段】 半導体デバイスの製造方法であって、基板１０１の上に第１の層１０２を形成する工程と、第１の層の上に、第１の層よりヤング率が高いストップ層１０３を形成する工程と、第１の層及び前記ストップ層の一部をそれぞれ除去して前記基板の一部が露出するように凹部１０８を形成する工程と、凹部に、第１の層の厚さとストップ層の厚さの和よりも大きな長さを有するように、前記基板の表面に対して垂直方向に延びるナノワイヤ１０７を、成長させる成長工程と、前記ナノワイヤが成長した前記凹部に、前記和よりも大きい膜厚を有し、ヤング率が前記ストップ層よりも低い平坦化層を形成する工程と、平坦化層１０８を、ストップ層まで除去し、ナノワイヤを平坦化層の表面から露出させる工程と、ナノワイヤの上端に接続される電極を形成する工程と、を有する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）

【課題】ｐ型化が抑制され、狭エネルギーギャップ材料として好適なゲルマニウム多結晶またはシリコンゲルマニウム多結晶を提供すること
【解決手段】不純物として酸素及び炭素を含む多結晶ゲルマニウム、または不純物として酸素及び炭素を含むゲルマニウムを５０原子数％を超える量含有する多結晶シリコンゲルマニウムを製造する。 （もっと読む）

【課題】 ソース・ドレイン電極と半導体膜との接触抵抗を低減し、移動度特性を向上した薄膜トランジスタを提供する。さらに、それを用いた高性能の表示装置を提供する。
【解決手段】 板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、前記一対の電極の各々は、ボロンあるいはＶ族元素を含有する金属膜で形成され、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されている。 （もっと読む）

【課題】結晶核の均一化を図り、結晶性の良好な半導体膜を有する薄膜トランジスタを具備する表示装置の製造方法の提供。
【解決手段】表示部を備える基板上に、ゲート電極、ゲート絶縁膜、半導体膜、ソース・ドレイン電極が順次積層されて構成される薄膜トランジスタを具備する表示装置の製造方法であって、
前記ゲート絶縁膜はその表面に水素を含ませて形成し、前記半導体膜は反応性熱ＣＶＤ法を用いて形成する。 （もっと読む）

【課題】素子が破壊されるほど高い電圧が印加された場合であっても、素子の破壊を抑制する。
【解決手段】第１の電圧が入力されることにより動作を行う半導体装置であって、第１の電圧の絶対値が基準値より大きいとき、第１の電圧の値を変化させる保護回路を具備し、保護回路は、第１の電圧に応じて第２の電圧を生成し、生成した第２の電圧を出力する制御信号生成回路と、電圧制御回路と、を備え、電圧制御回路は、ソース、ドレイン、及びゲートを有し、ゲートに制御信号として第２の電圧が入力され、第２の電圧に応じてオン状態又はオフ状態になることにより、第１の電圧の値をソース及びドレインの間に流れる電流量に応じて変化させるか否かを制御するトランジスタを含み、トランジスタは、チャネル形成層としての機能を有する酸化物半導体層をさらに有し、酸化物半導体層のバンドギャップは、２ｅＶ以上である。 （もっと読む）

【課題】ＳＯＩ基板の製造コストを削減する。または、ＳＯＩ基板の歩留まりを向上させる。
【解決手段】単結晶半導体基板にイオンを照射して、前記単結晶半導体基板中に脆化領域を形成する工程と、絶縁膜を介して前記単結晶半導体基板とベース基板とを貼り合わせる工程と、前記脆化領域において前記単結晶半導体基板と前記ベース基板とを分離して、前記ベース基板上に前記絶縁膜を介して半導体層を形成する工程とを有することを特徴とするＳＯＩ基板の作製方法である。そして、前記脆化領域を形成する工程において、前記イオンとして質量分離されていないイオン種を用いるとともに、前記イオンを照射する際の前記単結晶半導体基板の温度を２５０℃以上に設定する。 （もっと読む）

【課題】消費電力を抑えることができる半導体装置の提供を、目的の一とする。また、信頼性の高いプログラム素子を用いた半導体装置の提供を、目的の一とする。
【解決手段】基本ブロック間の接続構造を変更するのに合わせて、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブロックへの電源電圧の供給を停止する。さらに、基本ブロックへの電源電圧の供給を、オフ電流またはリーク電流が極めて小さい酸化物半導体を用いた絶縁ゲート電界効果型トランジスタを用いたプログラム素子によって、制御する。 （もっと読む）

【課題】不揮発性記憶装置と揮発性記憶装置の双方のメリットを享受する記憶装置を提供する。
【解決手段】基板または基板上に設けられた第１のトランジスタと、第１のトランジスタよりも上に設けられた第２のトランジスタを有する半導体装置において、第１のトランジスタと第２のトランジスタの少なくとも一部を重畳させ、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極を電気的に接続させる。第１のトランジスタとしてはシリコン単結晶により設けられたものが好ましく、第２のトランジスタとしてはオフ電流が極端に小さい酸化物半導体により設けられたものが好ましい。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供しようとする。
【解決手段】シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ_1-ｘＧｅ_ｘ（０≦ｘ≦１）層を形成する工程と、を含む。 （もっと読む）

【課題】キャリアの移動を円滑にした薄膜トランジスタ及びその製造方法を提供する。
【解決手段】基板３１の上に酸化膜３２を介して形成されたゲート３３と、ゲート３３の上にゲート絶縁層３４を介して形成されたチャネル３５と、チャネル３５表面にソース３６ａ及びドレイン３６ｂと離隔して形成され、キャリアの移動を円滑にするフローティングチャネル３７と、を備えることができ、フローティングチャネル３７上にソース３６ａまたはドレイン３６ｂとの間隔を制御するための絶縁層３８をさらに備えることができる薄膜トランジスタ。 （もっと読む）

【課題】製造コストを良好に減少できる集積回路およびその形成方法を提供する。
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。 （もっと読む）

【課題】電気特性が良好な薄膜トランジスタを提供する。
【解決手段】ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接し、且つ凹凸状の微結晶半導体領域及び非晶質半導体領域を有する半導体層と、半導体層の一部に接し、不純物半導体層と、不純物半導体層に接する配線と、微結晶半導体領域及び配線の間に形成される第１の酸化物領域と、非晶質半導体領域及び配線の間に形成される第２の酸化物領域とを有し、エネルギー分散型Ｘ線分光法において測定される、配線を構成する元素のプロファイル及び半導体層を構成する元素のプロファイルの交点から、半導体層側において、第１の酸化物領域における酸素プロファイルの最大傾き接線ｍ１及び第２の酸化物領域における酸素プロファイルの最大傾き接線ｍ２は、１＜ｍ１／ｍ２＜１０である薄膜トランジスタである。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。位相反転素子への電源電圧の印加を停止する場合、データを容量素子に記憶させることで、位相反転素子への電源電圧の供給を停止しても、容量素子においてデータを保持させる。 （もっと読む）

【課題】電気特性が良好な薄膜トランジスタを、生産性高く作製する方法を提供する。
【解決手段】ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、不純物半導体層に接する配線とを有し、半導体層において、ゲート絶縁層側に形成される凹凸状の微結晶半導体領域と、当該微結晶半導体領域に接する分離された非晶質半導体領域とを有し、微結晶半導体領域は、非晶質半導体領域に覆われていない第１の微結晶半導体領域と、分離された非晶質半導体領域と接する第２の微結晶半導体領域とで形成され、第１の微結晶半導体領域の厚さｄ１は第２の微結晶半導体領域の厚さｄ２より薄く、且つ第１の微結晶半導体領域の厚さｄ１が３０ｎｍ以上である。 （もっと読む）

【課題】薄膜トランジスタのリーク特性を維持しつつ、オン電流を大幅に改善することができる薄膜トランジスタ及びその製造方法並びに半導体装置の製造方法を提供すること。
【解決手段】半導体薄膜を形成する工程と、前記半導体薄膜にシリコンを注入する工程と、チャネル形成領域とソース形成領域及びドレイン形成領域との間にそれぞれ位置するＬＤＤ形成領域上にマスクを形成する工程と、前記ＬＤＤ形成領域上にマスクを形成した半導体薄膜上にシリコンを注入する工程と、前記半導体薄膜を熱処理により結晶化する工程と、を有する薄膜トランジスタの製造方法とした。 （もっと読む）

【課題】ドレイン電流のオン／オフ比が高く維持されつつ、光電流とオフ電流が十分に小さい薄膜トランジスタを提供することを課題とする。
【解決手段】ゲート電極層と、ゲート電極層を覆って設けられたゲート絶縁層と、ゲート電極層と全面が重畳して設けられた第１の半導体層と、第１の半導体層上に接して設けられ、前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、第２の半導体層に接して設けられた不純物半導体層と、少なくとも前記第１の半導体層の側壁を覆って設けられたサイドウォール絶縁層と、少なくとも前記不純物半導体層に接して設けられたソース電極及びドレイン電極層と、を有する薄膜トランジスタとする。第２の半導体層は、第１の半導体層上に離間して設けられていてもよい。 （もっと読む）

【課題】電気特性が良好で生産性の高い薄膜トランジスタを提供する。
【解決手段】ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、不純物半導体層に接する配線とを有し、半導体層において、ゲート絶縁層側に形成される凹凸状の微結晶半導体領域と、当該微結晶半導体領域に接する非晶質半導体領域とを有し、半導体層及び配線の間に障壁領域を有する薄膜トランジスタである。 （もっと読む）