【課題】横型ＩＧＢＴのオン電圧を上昇させずに、安全動作領域（ＳＯＡ）およびＥＳＤなどの破壊耐量を向上できるデバイス構造を提供する。
【解決手段】支持基板１の一方の主面の上方に埋め込み絶縁膜２を介して形成されている半導体層３と、第１のベース領域１６と、第２のベース領域１５と、バッファー領域８と、エミッタ領域５と、コレクタ領域９と、ベース・コンタクト拡散領域１０と、ゲート絶縁膜６と、ゲート電極７と、エミッタ電極１２と、コレクタ電極１３とを備え、第１のベース領域１６は、半導体層３表面から増加してエミッタ領域５下方において最大になる不純物の縦方向濃度分布を有しながらゲート電極７下方の一部まで延在されて、ゲート電極７の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であることを特徴とする。 （もっと読む）

【課題】異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィン・ＦＥＴを含む半導体構造体と、半導体構造体の製造方法とを提供する。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。 （もっと読む）

【課題】 レベルシフトトランジスタの発熱によって半導体装置が過熱されることを防止できる半導体装置を提供する。
【解決手段】 半導体装置は、低電位回路領域１０と高電位回路領域３０の双方から絶縁分離されている分離領域２０を有している。分離領域２０内に形成されている複数個の第１トランジスタＴｒ１は、低電位回路領域１０と高電位回路領域３０のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングでオンする。分離領域２０内に形成されている複数個の第２トランジスタＴｒ２は、上記信号の立ち下がりタイミングでオンする。第１トランジスタＴｒ１と非導通領域と第２トランジスタＴｒ２と非導通領域の順序が繰り返されるパターンで、分離領域２０内に複数個の第１トランジスタＴｒ１と複数個の第２トランジスタＴｒ２が配置されている。 （もっと読む）

【課題】体格の大型化を招くことなく、ドレイン領域に印加可能な電圧の上限値をより高めることで低下する静電気耐量を、高く維持することのできる半導体装置を提供する。
【解決手段】半導体装置１は、Ｐウェル層１２aの平均アクセプタ濃度と、Ｐウェル層１２ａの厚さとの積が、所定値と電子１個当たりの電荷量との積をＳＯＩ基板１０の形成材料であるシリコンの誘電率で除して得られる値よりも小さくなるように、Ｐウェル層１２ａが形成されている。そうした所定値は、Ｐウェル層１２ａを流れるパンチスルー電流に起因して電流集中が生じることを回避可能な電界強度の上限値に余裕を含めた値が採用されている。 （もっと読む）

【課題】 非対称マルチゲート型トランジスタ及びその形成方法を提供する。
【解決手段】 １つの実施形態において、不均一なドーピング・プロファイルをもつ半導体フィンを有する非対称マルチゲート型トランジスタが示される。フィンの第１の部分がより高いドーピング濃度を有し、一方、該フィンの第２の部分はより低いドーピング濃度を有する。別の実施形態において、半導体フィン上に形成され、厚さが異なるゲート誘電体を有する非対称マルチゲート型トランジスタが示される。この非対称マルチゲート型トランジスタは半導体フィンの第１の側面部分の上に形成される薄いゲート誘電体と、該フィンの第２の側面部分の上に形成される厚いゲート誘電体とを有する。 （もっと読む）

【課題】良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。
【解決手段】薄膜半導体装置１０は、基板１１と、第１絶縁層（アンダーコート層）１２と、第１導電層１３と、第２絶縁層１４と、半導体層１５と、チャネル領域１６と、ソース領域１７と、ドレイン領域１８と、ゲート絶縁膜１９と、層間絶縁膜２０と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、バイアス電極２４と、を備える。バイアス電極２４と第１導電層１３によって半導体層１５の基板側の界面にバイアス電圧を印加することによりオフ電流の低減や閾値電圧などの不安定性を抑止することができ、薄膜半導体装置１０は良好な電気的特性を備える。 （もっと読む）

【課題】簡便な製造プロセスにより、量産対象である大型のガラス基板に、信
頼性が高く、集積度の高い高性能半導体装置を得る。
【解決手段】結晶化を促進する微量の触媒元素であるニッケル１０５が導入さ
れたａ−Ｓｉ膜１０３を加熱処理して結晶化された結晶性のケイ素膜１０８の一
部の領域（高濃度不純物領域）１０８ｂに選択的に５族Ｂから選択された不純物
であるリン１１７を導入し、第２の加熱処理を行って、結晶性のケイ素膜１０８
のリン１１７が導入されていない領域（能動領域）１０８ａに含まれるニッケル
１０５を高濃度不純物領域に移動させる。この第２の加熱処理は、能動領域１０
８ａに含まれるニッケル１０５の濃度と高濃度不純物領域１０８ｂに含まれるニ
ッケル１０５の濃度とが少なくとも熱平衡状態の偏析状態に達しないように行う
。 （もっと読む）

１つの能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）に、実質的に連続し、かつ均一な半導体合金（１０７，２０７，３０７，４０７）を形成する一方で、第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）の中央部分にベースの半導体材料（１１３Ｂ，２１３Ｂ，３１３Ｂ、４０１）を提供するために、そこに半導体合金（１０７，２０７，３０７，４０７）をパターニングすることにより、異種の歪みが誘発されうる。一方、前記ベースの半導体材料（１１３Ａ，２１３Ａ，３１３Ａ，４１３Ａ）に対応するカバー層を提供した後に、前記ゲート誘電体（１２２，３２２，４２２）を形成するための確立されたプロセス技術が使用されうる。一部の例示的な実施形態では、実質的な自己整合プロセスが提供される。このプロセスでは、前記層（２０８，３０８）を基に前記ゲート電極（１２１，２２１，３２１，４２１）が形成され、前記層（２０８，３０８）は、前記能動領域（２０５Ｂ、３０５Ｂ）の一方の前記ベースの半導体材料の前記中央部分（２１３Ｂ、３１３Ｂ）を画定するためも使用されうる。このため、単一の半導体合金（１０７，２０７，３０７，４０７）を使用することにより、異なる導電型のトランジスタ（１２０Ａ，１２０Ｂ）の性能が個別に改善されうる。
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【課題】短チャネル効果を抑制しつつチャネル長の短い微細な絶縁ゲイト型半導体装置を実現する。
【解決手段】絶縁ゲイト型半導体装置はフィールド酸化膜によって素子分離されたＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有し、各ＦＥＴはソース領域、ドレイン領域、チャネル形成領域と、ポリシリコンでなるゲイト電極と、窒化シリコンでなるサイドウォールと、熱酸化膜でなるゲイト絶縁膜と、一端がフィールと酸化膜に揃い、他端がサイドウォールに揃った第１のシリサイドと、端部がサイドウォールの揃った第２のシリサイドと、を有し、チャネル形成領域はドレイン領域側からチャネル形成領域側へと広がる空乏層が抑止された領域を有する。 （もっと読む）

【課題】オフリーク電流を押さえて高い電流駆動力を有し、オフセット電圧が極力低減された微細な半導体装置の製造方法を提供する。
【解決手段】半導体基板に、一対の素子分離絶縁膜を離間して形成し、素子領域を画定する工程と、半導体基板の素子領域におけるチャネル領域の上に、ゲート絶縁膜を介してゲート長30nm以下のゲート電極を形成する工程と、ゲート電極側面にオフセットスペーサーを形成する工程と、オフセットスペーサー及びゲート電極をマスクとしてゲート電極の直下を除く半導体基板に不純物を導入し、フラッシュランプアニールを用いて1000℃以上で100msec以下の極短時間加熱処理を施して不純物を活性化し、ゲート電極の端部から10nm以下の距離で離間した不純物拡散領域を形成する工程と、半導体基板の全面に層間絶縁膜を形成してコンタクトホールを開口し、導電材料で埋め込んで配線を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】活性層、特にチャネル形成領域を構成する領域とゲート絶縁膜との界面を良好なものとすることにより、ＴＦＴの特性を向上させるとともに均一な特性を有する半導体装置およびその作製方法を提供するものである。
【解決手段】絶縁表面上にゲート配線を形成し、ゲート配線上にゲート絶縁膜と、半導体膜とを順次大気にふれることなく積層形成し、赤外光または紫外光を照射することにより半導体膜を結晶化して結晶性半導体膜を形成すると同時に保護膜として機能する酸化膜を形成し、結晶性半導体膜のチャネル形成領域となるべき領域に、光感光性有機材料でなるマスクを形成し、酸化膜を介して結晶性半導体膜のソース領域またはドレイン領域となるべき領域に不純物元素の添加を行う半導体装置の作製方法である。 （もっと読む）

【課題】従来のＭＯＳ型電界効果トランジスタは、耐圧を向上させるための構成として電界緩和層を有する構造とすると、オン抵抗が増加した。これを低減するために、電界緩和層の表面を電荷蓄積層とすると、寄生容量が大きくなってしまうという問題があり、従来技術は、使用する用途が限られてしまっていた。
【解決手段】本発明のＭＯＳ型電界効果トランジスタは、ソース領域とドレイン領域との間にチャネル領域と電界緩和領域とを設け、その上部に設けるゲート電極の端部をこの電界緩和領域とドレイン領域との境界位置に設けた。このような構成とすることにより、オン抵抗の低減効果および高耐圧化と、寄生容量の増加を抑制することとを両立することができ、使用する用途を選ばないＭＯＳ型電界効果トランジスタを提供することができる。 （もっと読む）

【課題】ソース配線とゲート配線とが重畳する位置において寄生容量の発生を防止ないし抑制し、信頼性の高い表示を実現可能な表示装置を提供する。
【解決手段】本発明の表示装置１は、ゲート配線１９と、前記ゲート配線１９に交差して配設されたソース配線１８と、前記ゲート配線１９と前記ソース配線１８との交差部に配設されたトランジスタ１６と、前記トランジスタ１６に接続された画素電極１７と、を備え、前記ゲート配線１９上であって、前記トランジスタ１６のチャネル部２７ａには半導体層２７が形成されるとともに、前記交差部において互いに重畳する前記ゲート配線１９と前記ソース配線１８との間には、前記チャネル部２７ａから連なる半導体層２７が介在してなり、前記ゲート配線１９と前記ソース配線１８とが重畳する位置において、前記ゲート配線１９には開口部１９ａが形成されていることを特徴とする。 （もっと読む）

【課題】フィン６０ａ〜ｃのソース／ドレイン領域４１、４２の低抵抗ストラッピングを提供する一方で、さらに、ストラップ７１、７２の高度をゲート８０の高度より高く上げることによって、ゲート８０への低キャパシタンスを維持する、マルチ・フィン電界効果トランジスタ構造３００または４００（例えば、マルチ・フィン・デュアル・ゲートＦＥＴまたはトライ・ゲートＦＥＴ）の実施形態を開示する。
【解決手段】本発明の構造の実施形態は、ソース／ドレイン・ストラップ７１、７２を各フィン６０ａ〜ｃのソース／ドレイン領域４１、４２に電気的に接続するために、導電ビア３１、３２（構造体３００参照）または背を高くしたソース／ドレイン領域（構造４００参照）を組み込む。さらに、これらの構造を形成する関連方法の実施形態が開示される。 （もっと読む）

【課題】薄膜トランジスタ特性の向上した表示装置を提供する。
【解決手段】本発明は表示装置とその製造方法に関するものであって、本発明による表示装置は絶縁基板と、絶縁基板上に形成されておりシリコンおよびフッ素を含む半導体層と、少なくとも一部が半導体層上に形成されるソース電極と、少なくとも一部が半導体層上に形成されておりソース電極とチャンネル領域を介して離隔されているドレイン電極と、半導体層とソース電極の間および半導体層とドレイン電極の間に形成されるオーミックコンタクト層と、半導体層上に形成される絶縁膜とを含むことを特徴とする。 （もっと読む）

【課題】 酸化物半導体膜を用いた従来の薄膜トランジスタでは、半導体膜や半導体膜と絶縁膜との界面における酸素空孔欠陥の制御ができておらず、薄膜トランジスタの電気特性の再現性・信頼性が低かった。
【解決手段】 薄膜トランジスタ１００の構造に応じて、酸化物半導体膜１４と絶縁膜１２，１８の成膜の間に、大気に曝すことなく連続して酸化性処理（プラズマ処理など）１３１，１３２を施す。酸化物半導体膜１４や絶縁膜１２，１８、あるいはこれらの界面における酸素空孔起因の欠陥（過剰電子ドナーを生成する欠陥）を制御できる。欠陥が不要な箇所では積極的に抑制することにより、ドレイン電流の良好なオンオフ比を有し且つ再現性・信頼性に優れた薄膜トランジスタ１００の特性を実現する。 （もっと読む）

【課題】性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること
【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、絶縁基板２１上に形成された第１導電型のソース領域２２１、第１導電型のドレイン領域２２２、及びソース領域２２１とドレイン領域２２２間に配置されたチャネル領域２２３を有する半導体層２２と、ゲート絶縁膜２３を介してチャネル領域２２３の対面に配置されるゲート電極２４と、を備えた薄膜トランジスタアレイ基板であって、チャネル領域２２３は膜厚方向において所定の分布で導入された第２導電型不純物を含み、チャネル領域２２３の絶縁基板２１との界面近傍もしくは絶縁基板２１側に第２導電型不純物の最大濃度点を有するものである。 （もっと読む）

【課題】新たな工程を追加することなく、サブスレッショルド特性におけるハンプ特性を抑制する薄膜トランジスタを提供する。
【解決手段】第１の導電型の薄膜トランジスタを有する薄膜トランジスタ基板であって、ソース／ドレイン領域３１間に配置された第１の導電型のチャネル領域３２を有する半導体層３と、ゲート絶縁膜５を介して半導体層３の対面側に形成されるゲート電極６を有し、チャネル領域３２のチャネル幅方向の両端部４に対応するゲート電極６に開口部６１を有し、開口部６１に対応するチャネル領域４では、ゲート電極６に対応するチャネル領域よりも第１の導電型の不純物濃度が高い高濃度不純物領域が形成されている薄膜トランジスタ基板。 （もっと読む）

【課題】半導体素子の大きさを維持して集積度の悪化を防止しながら、基板浮遊効果を抑制する手段の提供。
【解決手段】ＳＯＩ層４上に形成されたゲート絶縁膜１０、ゲート電極１１と、ゲート電極１１の両側に、ＳＯＩ層とは逆の型の導電性不純物を拡散させて形成されたソース層１４およびドレイン層１５とを備えた半導体素子において、ゲート絶縁膜下のＳＯＩ層の上層に、ＳＯＩ層と同じの型の導電性不純物をＳＯＩ層より高濃度に拡散させて形成されたチャネル領域１６と、このチャネル領域１６と埋込み酸化膜３との間のＳＯＩ層のソース層１４側に、ソース層１４およびチャネル領域１６に接し、かつチャネル領域と同じ型の導電性不純物を、チャネル領域より低濃度に拡散させて形成された低電荷層１８とを設ける。 （もっと読む）

【課題】デバイス・チャネル領域に歪みを誘起する半導体構造体で使用される、段階的ドーパント分布構造を有する多層埋込みストレッサを提供する。
【解決手段】本発明の多層ストレッサは、ソース／ドレイン領域が一般に位置決めされる半導体構造体の部分内に形成される。本発明の多層ストレッサは、アンドープか低濃度にドープされた第１の共形エピ半導体層と、第１のエピ半導体層に比べて高濃度にドープされた第２のエピ半導体層とを含む。第１および第２のエピ半導体層各々は、同じ格子定数を有し、この格子定数は、それらの半導体層が埋め込まれた基板の格子定数と異なっている。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。 （もっと読む）