半導体素子
【課題】半導体素子の大きさを維持して集積度の悪化を防止しながら、基板浮遊効果を抑制する手段の提供。
【解決手段】ＳＯＩ層４上に形成されたゲート絶縁膜１０、ゲート電極１１と、ゲート電極１１の両側に、ＳＯＩ層とは逆の型の導電性不純物を拡散させて形成されたソース層１４およびドレイン層１５とを備えた半導体素子において、ゲート絶縁膜下のＳＯＩ層の上層に、ＳＯＩ層と同じの型の導電性不純物をＳＯＩ層より高濃度に拡散させて形成されたチャネル領域１６と、このチャネル領域１６と埋込み酸化膜３との間のＳＯＩ層のソース層１４側に、ソース層１４およびチャネル領域１６に接し、かつチャネル領域と同じ型の導電性不純物を、チャネル領域より低濃度に拡散させて形成された低電荷層１８とを設ける。
【解決手段】ＳＯＩ層４上に形成されたゲート絶縁膜１０、ゲート電極１１と、ゲート電極１１の両側に、ＳＯＩ層とは逆の型の導電性不純物を拡散させて形成されたソース層１４およびドレイン層１５とを備えた半導体素子において、ゲート絶縁膜下のＳＯＩ層の上層に、ＳＯＩ層と同じの型の導電性不純物をＳＯＩ層より高濃度に拡散させて形成されたチャネル領域１６と、このチャネル領域１６と埋込み酸化膜３との間のＳＯＩ層のソース層１４側に、ソース層１４およびチャネル領域１６に接し、かつチャネル領域と同じ型の導電性不純物を、チャネル領域より低濃度に拡散させて形成された低電荷層１８とを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成される半導体素子に関する。
【背景技術】
【０００２】
シリコン基板に埋込み酸化膜を挟んで薄いシリコン（Ｓｉ）からなるＳＯＩ層を形成したＳＯＩ基板に形成されたｎＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子やｐＭＯＳ素子等のＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）は、シリコン基板上に直接形成されるバルク基板上のＭＩＳＦＥＴに較べて、
（１）ソース層およびドレイン層の底面にＰＮ接合がないため、寄生容量が抑えられ、高速動作が可能である。
【０００３】
（２）隣の半導体素子と完全に分離されるため、寄生素子の誤動作（ラッチアップ等）が起きない。
等の利点がある。
このようなＳＯＩ基板に形成される半導体素子には、完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）と部分空乏型（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）の２種類があり、完全空乏型の半導体素子は、部分空乏型の半導体素子に較べてＳＯＩ層の膜厚が薄く、その中の多数のキャリア（ｎＭＯＳ素子の場合は正孔）が完全に空乏化していることが特徴であり、部分空乏型に較べて、
（１）空乏層容量がないため、ゲート電極に電圧を印加した場合、急峻にチャネルを作ることが可能である（急峻なｓｕｂ−ｔｈｒｅｓｈｏｌｄ特性）。
【０００４】
（２）ＳＯＩ層が薄いため、埋込み酸化膜による短チャネル効果の抑制効果が大きい。
等の利点がある。
しかしながら、ＳＯＩ基板に形成された半導体素子は、周囲を絶縁膜に覆われているため、チャネル領域のドレイン側で生じたキャリア（ｎＭＯＳ素子の場合は正孔）がチャネル層に蓄積される基板浮遊効果によりしきい電圧が低下してソース−ドレイン耐圧が低下するという問題が生ずる。
【０００５】
また、アナログ回路では、電圧に対する電流の変化が大きいと動作に支障をきたすため、基板浮遊効果による電流の増大が特に問題となる。
このため、ソース−ドレイン耐圧や電圧の平坦化が重要となる半導体素子では、基板浮遊効果を抑制することが重要な課題になる。
この基板浮遊効果の抑制のために、従来のＳＯＩ基板上に形成されるＭＯＳＦＥＴは、ｐＭＯＳ素子の場合に、ＳＯＩ基板のＳＯＩ層に素子分離層、ゲート絶縁膜を順に形成し、ゲート絶縁膜上のポリシリコン層をパターニングしてゲート電極を形成する。
【０００６】
ゲート電極のパターニング後に、ゲート電極の両側のＳＯＩ層にゲルマニウム（Ｇｅ）イオンを注入してシリコンゲルマニウム（ＳｉＧｅ）層を形成し、ゲート電極のサイドウォールの形成後に、ゲート電極の両側のシリコンゲルマニウム層にＰ型不純物を高濃度に拡散させてソース層およびドレイン層を形成し、チャネル領域をシリコンとしたｐＭＯＳ素子のバンドギャップを狭くして電位障壁を低くし、基板浮遊効果によりチャネル領域に蓄積された電子をソース層へ引抜いている（例えば、特許文献１参照。）。
【０００７】
また、同様に、ｎＭＯＳ素子のソース層およびドレイン層をシリコンゲルマニウム層に形成して基板浮遊効果によりチャネル領域に蓄積される正孔をソース層へ引抜いているものもある（例えば、特許文献２参照。）。
このような、ＭＯＳＦＥＴのソース層およびドレイン層をシリコンゲルマニウム層に形成することは、電位障壁を低くして基板浮遊効果を抑制することには効果があるもの、このようなＭＯＳＦＥＴを形成するためには、ゲルマニウムのイオン注入工程を追加することが必要になり、その工程設備の導入や製造ラインの配置替え等を行わなければならないという問題が生ずる。
【０００８】
また、ドレイン層をシリコンゲルマニウム層に形成すれば、ドレイン層側の電位障壁も低くなるので、ソース−ドレイン間のリーク電流が大きくなるという問題もある。
前記のような新たな工程設備の導入を行わずに、通常の工程設備を利用して基板浮遊効果を抑制するために、従来のＳＯＩ基板上に形成されるＭＯＳＦＥＴは、ｎＭＯＳ素子の場合に、ＳＯＩ基板のＳＯＩ層に素子分離層を形成した後に、ＳＯＩ層にＰ型不純物を拡散させてチャネル領域を形成し、その上に形成したゲート絶縁膜上にＮ型不純物を拡散させたポリシリコン層を形成し、これをパターニングしてゲート電極を形成する。
【０００９】
そして、ゲート電極のパターニング後に、ゲート電極の両側のＳＯＩ層にＮ型不純物の低濃度拡散層を形成し、ゲート電極のサイドウォールの形成後に、ゲート電極の両側のＳＯＩ層にＮ型不純物を４方向から斜めに注入してソース層およびドレイン層を形成し、そのソース層のレジストマスクに遮蔽されたゲート幅方向の端部の領域に深さの浅い第３ｎ＋型半導体領域を形成し、ソース層に第３ｎ＋型半導体領域よりも深いシリサイド層を形成してチャネル領域とシリサイド層とを部分的に直接接続し、基板浮遊効果によりチャネル領域に蓄積される正孔をシリサイド層へ引抜いている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−１２８８３号公報（主に第５頁段落００１９−段落００２３、第１図、第２図）
【特許文献２】特開平４−３１３２４２号公報（第２頁段落０００８−第３頁段落００１１、第１図）
【特許文献３】特開２０００−２６９５０３号公報（主に第４頁段落００２３−段落００３１、第１図、第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来の特許文献３の技術においては、ソース層のゲート幅方向の端部に形成した第３ｎ＋型半導体領域よりも深いシリサイド層を形成してチャネル領域とシリサイド層とを部分的に直接接続しているため、第３ｎ＋型半導体領域の分ソース層のＰＮ接合の領域がゲート幅方向で短くなり、第３ｎ＋型半導体領域の面積増加により半導体素子が大型化して集積度が悪化するという問題がある。
【００１１】
また、ゲート幅が長い半導体素子の場合には、第３ｎ＋型半導体領域とチャネル領域のゲート幅方向の中央部との距離がながくなってキャリア引抜きの効果が薄れてしまうため、基板浮遊効果を抑制するためにはゲート幅方向に一定間隔で第３ｎ＋型半導体領域を形成しなければならず、半導体素子が更に大型化するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体素子の大きさを維持して集積度の悪化を防止しながら、基板浮遊効果を抑制する手段を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するために、シリコン基板と、該シリコン基板上に形成された埋込み酸化膜と、該埋込み酸化膜上に形成された一の型の導電性不純物を拡散させたＳＯＩ層とで形成されたＳＯＩ基板と、前記ＳＯＩ層上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記ＳＯＩ層に対向配置されたゲート電極と、該ゲート電極の両側の前記ＳＯＩ層に、前記ＳＯＩ層とは逆の型の導電性不純物を拡散させて形成されたソース層およびドレイン層とを備えた半導体素子において、前記ゲート絶縁膜下の前記ソース層とドレイン層との間のＳＯＩ層の上層に、前記ＳＯＩ層と同じの型の導電性不純物を前記ＳＯＩ層より高濃度に拡散させて形成されたチャネル領域と、該チャネル領域と前記埋込み酸化膜との間のＳＯＩ層の前記ソース層側に、該ソース層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より低濃度に拡散させて形成された低電荷層とを有することを特徴とする。
【発明の効果】
【００１３】
これにより、本発明は、低電荷層とソース層との間のＰＮ接合における電位障壁を下げることができ、チャネル領域に蓄積される正孔をゲート幅方向の全長に渡って形成された低電荷層を経由してソース層へ引抜くことができ、ＳＯＩ構造の半導体素子の基板浮遊効果を抑制することができると共に、平面構造を通常の半導体素子と同じ平面構造とすることができ、半導体素子の大きさを維持して集積度の悪化を防止することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。
【実施例１】
【００１５】
図１は実施例１の半導体素子の断面を示す説明図、図２、図３、図４は実施例１の半導体素子の製造方法を示す説明図である。
図１において、１はＳＯＩ基板であり、シリコンからなるシリコン基板２と、シリコン基板２上に形成された酸化シリコン（ＳｉＯ２）からなる埋込み酸化膜３と、埋込み酸化膜３上に形成された薄い単結晶シリコンからなるＳＯＩ層４とで形成されたＳＯＩ構造の基板である。
【００１６】
本実施例のＳＯＩ層４上には、半導体素子としてのＭＩＳＦＥＴを形成するための素子形成領域６および素子形成領域６の周囲を囲う素子分離層７を形成するための素子分離領域８が設定されている。
素子分離層７は、素子分離領域８のＳＯＩ層４に、酸化シリコン等の絶縁材料で埋込み酸化膜３に達する絶縁層として形成され、ＳＯＩ層４の隣合う素子形成領域６との間を電気的に絶縁分離する機能を有している。
【００１７】
本実施例の素子形成領域６には、ＭＩＳＦＥＴの一種である完全空乏型のｎＭＯＳ素子９が形成される。
１０はゲート絶縁膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
１１はゲート電極であり、ソース層１４（後述）と同じ型の不純物（本実施例ではＮ型）を比較的高濃度に拡散させたポリシリコン等からなる電極であって、素子形成領域６のゲート長方向の中央部にゲート絶縁膜１０を挟んで素子形成領域６のＳＯＩ層４に対向して形成され、その側面には窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料からなるサイドウォール１２が形成されている。
【００１８】
素子形成領域６のゲート電極１１の両側のＳＯＩ層４には、リン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的高濃度に拡散させたソース層１４およびドレイン層１５が形成され、それぞれのゲート電極１１側にはソース層１４およびドレイン層１５のエクステンション部１４ａ、１５ａがソース層１４と同じ型の不純物をソース層１４より低濃度に拡散させて形成されており、エクステンション部１４ａ、１５ａの先端はそれぞれゲート電極１１下に延在してＳＯＩ構造のｎＭＯＳ素子９のホットエレクトロン効果を抑制する機能を有している。
【００１９】
また、ゲート絶縁膜１０下のソース層１４およびドレイン層１５のそれぞれのエクステンション部１４ａ、１５ａの間のＳＯＩ層４の上層には、比較的低濃度のソース層１４とは逆の型の不純物であるボロン（Ｂ）等のＰ型不純物を拡散させたｎＭＯＳ素子９の反転層や空乏層が形成される領域であるチャネル領域１６が形成されている。
１７はポケット層であり、チャネル領域１６と同じ型の不純物（本実施例ではＰ型）をチャネル領域１６より高濃度に拡散させた拡散層であって、チャネル領域１６と埋込み酸化膜３との間のＳＯＩ層４の下層４ａのドレイン層１５側に、エクステンション部１５ａの下方に延在しドレイン層１５に接して形成されており、ＳＯＩ構造のｎＭＯＳ素子９の短チャネル効果を抑制する機能を有している。
【００２０】
１８は低電荷層としての残留ＳＯＩ層であり、半導体素子の製造時に意図的に新たな導電性不純物を注入していないＳＯＩ層４であって、ＳＯＩ層４の下層４ａのソース層１４側に、エクステンション部１４ａの下方に延在してソース層１４に接すると共に、チャネル領域１６に接して形成されており、チャネル領域１６に蓄積される正孔のソース層１４への通過経路として機能する。
【００２１】
本実施例のＳＯＩ層４には、ＳＯＩ基板１の製造時に予めチャネル領域１６と同じ型の不純物であるＰ型不純物が低濃度に拡散されているため、残留ＳＯＩ層１８のイオン濃度はＳＯＩ基板１の製造時のＳＯＩ層４のイオン濃度と同等のイオン濃度になる。
本実施例の残留ＳＯＩ層１８のイオン濃度は、１×１０１４／ｃｍ３程度である。
また、上記各拡散層の導電性不純物の型およびそのイオン濃度は、それぞれ
ソース層１４およびドレイン層１５：Ｎ型、１×１０１９〜１×１０２１／ｃｍ３
エクステンション部１４ａ、１５ａ：Ｎ型、１×１０１７〜２×１０２０／ｃｍ３
チャネル領域１６：Ｐ型、１×１０１７／ｃｍ３以上、５×１０１８／ｃｍ３以下
ポケット層１７：Ｐ型、１×１０１８／ｃｍ３以上
である。
【００２２】
なお、図１に示すゲート長方向は、ＳＯＩ基板１の上面と平行にソース層１４からドレイン層１５へ向かう方向、またはその逆の方向をいい、ゲート幅方向はゲート長方向に直交するＳＯＩ基板１の上面に平行な方向をいう。
２０はシリサイド層であり、コバルト（Ｃｏ）やチタン（Ｔｉ）等のシリサイド化材料をアニール処理によりシリコンと化合させて形成されたシリコン化合物からなる導電性を有する層であって、ゲート電極１１、ソース層１４およびドレイン層１５の上部に形成されている。
【００２３】
２２は層間絶縁膜であり、ＳＯＩ層４上に形成されたｎＭＯＳ素子９を覆うＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）や酸化シリコン等の絶縁材料からなる絶縁膜である。
２４はコンタクトプラグであり、層間絶縁膜２２を貫通してｎＭＯＳ素子９のソース層１４およびドレイン層１５のシリサイド層２０に達する貫通穴として開口されたコンタクトホール２５にそれぞれタングステン（Ｗ）やアルミニウム（Ａｌ）等の導電材料を埋め込んで形成されたプラグである。
【００２４】
２６はコンタクトプラグであり、層間絶縁膜２２を貫通してｎＭＯＳ素子９のゲート電極１１のシリサイド層２０に達する貫通穴として開口されたコンタクトホール２７に、コンタクトプラグ２４と同じ導電材料を埋め込んで形成されたプラグである。
図２、図３において、３１はマスク部材としてのレジストマスクであり、フォトリソグラフィによりＳＯＩ基板１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
【００２５】
以下に、図２ないし図４にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図２）、Ｐ型不純物を低濃度に拡散させたシリコン基板２にＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法により表層に薄いシリコン層を残して酸素を注入し、これをアニールして埋込み酸化膜３を形成し、表層のシリコン層と下層のシリコン基板２とを絶縁分離する。
【００２６】
そして、シリコン層の上面を熱酸化法により酸化して犠牲酸化膜を形成し、これをウェットエッチングにより除去してシリコン層の膜厚を調整し、シリコン基板２に埋込み酸化膜３を挟んで薄いＰ型不純物を低濃度に拡散させたＳＯＩ層４を形成したＳＯＩ基板１を形成し、そのＳＯＩ層４に素子形成領域６およびその周囲を囲む素子分離領域８を設定する。
【００２７】
Ｐ２（図２）、準備されたＳＯＩ基板１のＳＯＩ層４上に熱酸化法により薄い膜厚のパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ法により窒化シリコンからなるシリコン窒化膜を形成し、フォトリソグラフィによりシリコン窒化膜上に素子形成領域６を覆う、つまり素子分離領域８を露出させたレジストマスク３１（不図示）を形成する。
このレジストマスク３１をマスクとして、異方性エッチングによりシリコン窒化膜をエッチングして除去し、パッド酸化膜を露出させる。
【００２８】
レジストマスク３１を除去し、露出したシリコン窒化膜をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離領域８のＳＯＩ層４を酸化して埋込み酸化膜３に達する素子分離層７を形成し、ウェットエッチングによりシリコン窒化膜およびパッド酸化膜を除去する。
Ｐ３（図２）、熱酸化法により素子形成領域６のＳＯＩ層４の上面を酸化してゲート絶縁膜１０を形成し、フォトリソグラフィにより素子形成領域６のゲート絶縁膜１０を露出させたレジストマスク３１を形成する。
【００２９】
このレジストマスク３１をマスクとして、露出しているゲート絶縁膜１０下のＳＯＩ層４にしきい電圧制御のためのＰ型不純物イオンを浅く注入し、ＳＯＩ層４の上部にＰ型不純物を比較的低濃度に拡散させたチャネル領域１６を形成する。
このとき、ＳＯＩ層４のチャネル領域１６と埋込み酸化膜３との間の下層４ａには、不純物が意図的に注入されていないシリコン層が残留した状態になっている。
【００３０】
Ｐ４（図２）、工程Ｐ３で形成したレジストマスク３１を除去し、ゲート絶縁膜１０上および素子分離層７上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート電極１１を形成するためのポリシリコンを堆積して比較的厚膜の電極膜１１ａを堆積する。
そして、フォトリソグラフィにより素子形成領域６およびその周囲の電極膜１１ａを露出させたレジストマスク３１を形成し、これをマスクとして電極膜１１ａにＮ型不純物イオンを注入し、電極膜１１ａにＮ型不純物を比較的高濃度に拡散させる。
【００３１】
Ｐ５（図３）、工程Ｐ４で形成したレジストマスク３１を除去し、フォトリソグラフィにより電極膜１１ａ上に、素子形成領域６のゲート長方向の中央部で、素子形成領域６のゲート幅方向長さと同等の長さ有するレジストマスク３１、つまりゲート電極１１の形成領域を覆うレジストマスク３１を形成し、ドライエッチング等により露出している電極膜１１ａをエッチングし、ゲート絶縁膜１０を露出させてゲート絶縁膜１０を介してＳＯＩ層４のチャネル領域１６に対向するゲート電極１１を形成する。
【００３２】
Ｐ６（図３）、工程Ｐ５で形成したレジストマスク３１を除去し、フォトリソグラフィにより素子形成領域６およびその周囲の素子分離層７を露出させたレジストマスク３１を形成し、このレジストマスク３１とゲート電極１１とをマスクとして、ゲート絶縁膜１０下のＳＯＩ層４にＮ型不純物イオンを注入し、ゲート電極１１の両側のＳＯＩ層４に下層４ａにシリコン層を残して、Ｎ型不純物をソース層１４およびドレイン層１５より低濃度に拡散させたエクステンション部１４ａ、１５ａを形成するためのエクステンション層３３を形成する。
【００３３】
これにより、エクステンション層３３を形成するＮ型不純物イオンはゲート電極１１の端部の下方にまで拡散し、その先端はゲート電極１１の端部の下方まで達する。
Ｐ７（図３）、工程Ｐ６で形成したレジストマスク３１を除去し、フォトリソグラフィによりゲート電極１１と素子分離層７との間、つまりゲート電極１１のドレイン層１５側のゲート絶縁膜１０およびその周囲の素子分離層７のゲート絶縁膜１０側の一部を露出させたレジストマスク３１を形成し、これをマスクとしてゲート電極１１下のＳＯＩ層４にＰ型不純物イオンをドレイン層１５側の素子分離層７側からゲート電極１１に向かって斜めに、かつ深く注入し、チャネル領域１６およびドレイン層１５側のエクステンション層３３と埋込み酸化膜３との間のＳＯＩ層４の下層４ａに、Ｐ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７を形成する。
【００３４】
これにより、ポケット層１７を形成するＰ型不純物イオンはゲート電極１１のゲート長方向の中央部の下方にまで拡散し、ＳＯＩ層４の下層４ａのドレイン層１５側にポケット層１７が形成されると共に、ＳＯＩ層４の下層４ａのソース層１４側に不純物を拡散させていないシリコン層が残留して残留ＳＯＩ層１８が形成される。
この場合に、本工程で形成される素子分離層７上のレジストマスク３１は、Ｐ型不純物イオンの斜め注入のときに、ドレイン層１５側のＳＯＩ層４と素子分離層７との界面がレジストマスク３１の影とならない位置に形成される。
【００３５】
Ｐ８（図３）、工程Ｐ７で形成したレジストマスク３１を除去し、ゲート電極１１およびゲート絶縁膜１０上等のＳＯＩ基板１上の全面にＣＶＤ法により窒化シリコンを堆積してシリコン窒化膜を形成し、異方性エッチングによりシリコン窒化膜およびゲート絶縁膜１０をエッチングして、ゲート電極１１の上面およびＳＯＩ層４の上面を露出させ、ゲート電極１１の側面にサイドウォール１２を形成する。
【００３６】
Ｐ９（図４）、フォトリソグラフィにより素子形成領域６およびその周囲の素子分離層７の一部を露出させたレジストマスク３１を形成し、このレジストマスク３１とゲート電極１１およびサイドウォール１２とをマスクとして、露出しているＳＯＩ層４にＮ型不純物イオンを注入し、活性化ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を施してゲート電極１１の両側のＳＯＩ層４にＮ型不純物を比較的高濃度に拡散させた埋込み酸化膜３に達するソース層１４およびドレイン層１５を形成する。
【００３７】
このとき、ソース層１４およびドレイン層１５を形成するＮ型不純物イオンはサイドウォール１２の下方にまで拡散し、そのゲート電極１１側に残留したエクステンション層３３によりエクステンション部１４ａ、１５ａが形成される。
これにより、ＳＯＩ層４のソース層１４（エクステンション部１４ａを含む。）とドレイン層１５（エクステンション部１５ａを含む。）とに挟まれたゲート電極１１下の領域がチャネル領域１６として機能すると共に、ＳＯＩ層４の下層４ａのドレイン層１５側にエクステンション部１５ａの下方に延在しドレイン層１５に接するポケット層１７が、ソース層１４側にエクステンション部１４ａの下方に延在しソース層１４に接する意図的にイオン注入を行っていない残留ＳＯＩ層１８が形成される。
【００３８】
Ｐ１０（図４）、工程Ｐ９で形成したレジストマスク３１を除去し、ゲート電極１１およびＳＯＩ層４上等のＳＯＩ基板１上の全面にＣＶＤ法またはスパッタ法によりコバルトを堆積してシリサイド化材料層２０ａを形成する。
Ｐ１１（図４）、そして、サリサイド処理によりゲート電極１１上、ソース層１４およびドレイン層１５上のシリコンと接しているシリサイド化材料層２０ａをシリサイド化してそれぞれ部位にシリサイド層２０を形成する。
【００３９】
この場合に、前記のサリサイド処理はアニール処理を施してから未反応のシリサイド化材料層２０ａを除去するまでの処理をいう。
Ｐ１２（図４）、シリサイド層２０の形成後に、シリサイド層２０および素子分離層７上等のＳＯＩ基板１上の全面に、ＣＶＤ法によりＮＳＧを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜２２を形成する。
【００４０】
層間絶縁膜２２の形成後に、フォトリソグラフィにより層間絶縁膜２２上に、ソース層１４およびドレイン層１５のそれぞれのシリサイド層２０、並びにサイドウォール１２上のコンタクトホール２５の形成領域の層間絶縁膜２２を露出させた開口部を有するレジストマスク３１（不図示）を形成し、これをマスクとして酸化シリコンを選択的にエッチングする異方性エッチングにより層間絶縁膜２２貫通してソース層１４およびドレイン層１５のシリサイド層２０に達するコンタクトホール２５を形成する。
【００４１】
前記のレジストマスク３１を除去し、ＣＶＤ法またはスパッタ法によりそれぞれのコンタクトホール２５内に導電材料を埋め込んでコンタクトプラグ２４を形成し、その上面を平坦化処理して層間絶縁膜２２の上面を露出させる。
その後に、工程Ｐ１２同様にして、ゲート電極１１のシリサイド層２０に達するコンタクトホール２７に導電材料を埋込んでコンタクトプラグ２６を形成し、平坦化処理を施して図１に示す本実施例のｎＭＯＳ素子９を形成する。
【００４２】
このようにして形成されたｎＭＯＳ素子９は、そのソース層１４側のＳＯＩ層４の下層４ａに、意図的にイオンを注入していない残留ＳＯＩ層１８が形成され、チャネル領域１６と残留ＳＯＩ層１８とは同じＰ型の不純物であり、Ｐ型不純物をチャネル領域１６より低濃度に拡散させた残留ＳＯＩ層１８と、Ｎ型不純物を拡散させたエクステンション部１４ａとの濃度差が少なくなってＰＮ接合が弱まるので、濃度差に基づく電位障壁が低くなって基板浮遊効果によりチャネル領域１６に蓄積される正孔を、チャネル領域１６から残留ＳＯＩ層１８を経由してゲート幅方向の全長に渡って形成されているエクステンション部１４ａ下側からエクステンション部１４ａへ容易に引抜くことができ、引抜かれた正孔はＮ型不純物の高濃度拡散層であるソース層１４に入ったときに急速に再結合し、電子電流となってシリサイド層２０を介して接続しているコンタクトプラグ２４から外部へ導かれる。
【００４３】
また、ドレイン層１５側のＳＯＩ層４の下層４ａには、チャネル領域１６と同じ型の不純物であるＰ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７が形成されているので、ドレイン層１５側のＰＮ接合による電位障壁を高めてソース−ドレイン間のリーク電流を防止することができる。
これにより、本実施例のＳＯＩ構造のｎＭＯＳ素子９は、基板浮遊効果を抑制することが可能になる。
【００４４】
また、本実施例の残留ＳＯＩ層１８は、チャネル領域１６およびソース層１４のエクステンション部１４ａの下方に、ゲート幅方向の全長に渡って形成されているので、通常のｎＭＯＳ素子と同じ平面構造とすることができ、集積度を悪化させる面積増加が生ずることはない。
更に、Ｐ型イオンおよびＮ型イオンの注入設備等の通常の工程設備を利用して、基板浮遊効果を抑制する半導体素子を形成することができるので、ゲルマニウムイオンの注入設備を新たに導入する必要はない。
【００４５】
なお、本実施例では、残留ＳＯＩ層１８のＰ型不純物のイオン濃度は、１×１０１４／ｃｍ３程度であるとして説明したが、残留ＳＯＩ層１８のＰ型不純物は、０より多く、１×１０１７／ｃｍ３より少ないイオン濃度に拡散されていればよい。
このようなイオン濃度に拡散すれば、残留ＳＯＩ層１８のＰ型不純物のイオン濃度をチャネル領域１６のイオン濃度より低くすることができると共に、ソース層１４のエクステンション部１４ａと、残留ＳＯＩ層１８との間の濃度差に基づく電位障壁を０．６ｅＶ（エレクトロンボルト）以上、０．９ｅＶ以下に設定することができ、ドレイン層１５側のＰＮ接合による電位障壁１．０ｅＶに較べて十分に低くすることが可能になり、ソース−ドレイン間のリーク電流を防止しながら、チャネル領域１６に蓄積される正孔をソース層１５側へ引抜くことができ、ＳＯＩ構造のｎＭＯＳ素子９の基板浮遊効果を抑制することができるからである。
【００４６】
以上説明したように、本実施例では、ｎＭＯＳ素子のゲート絶縁膜下のソース層とドレイン層との間のＳＯＩ層の上部にチャネル領域を形成し、そのチャネル領域と埋込み酸化膜との間のＳＯＩ層の下層のソース層側に意図的に不純物を注入していない残留ＳＯＩ層を形成するようにしたことによって、残留ＳＯＩ層とソース層との間のＰＮ接合における電位障壁を下げることができ、チャネル領域に蓄積される正孔をゲート幅方向の全長に渡って形成された残留ＳＯＩ層を経由してソース層へ引抜くことができ、ＳＯＩ構造のｎＭＯＳ素子の基板浮遊効果を抑制することができると共に、平面構造を通常のｎＭＯＳ素子と同じ平面構造とすることができ、ｎＭＯＳ素子の大きさを維持して集積度の悪化を防止することができる。
【実施例２】
【００４７】
図５は実施例２の半導体素子の断面を示す説明図、図６、図７、図８、図９は実施例２の半導体素子の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図５において、４１は低電荷層としての２重ドープ層であり、元の導電性不純物であるチャネル領域１６と同じ型の不純物（本実施例ではＰ型）に、逆の型の不純物（本実施例ではＮ型）を重ねて注入して、チャネル領域１６と同じ型の不純物をチャネル領域１６より低濃度に拡散させた拡散層であって、実施例１の残留ＳＯＩ層１８と同様に、ＳＯＩ層４の下層４ａのソース層１４側に、エクステンション部１４ａの下方に延在しソース層１４に接すると共に、チャネル領域１６に接して形成されており、チャネル領域１６に蓄積される正孔のソース層１４への通過経路として機能する。
【００４８】
本実施例のソース層１４およびドレイン層１５、並びにエクステンション部１４ａ、１５ａ、チャネル領域１６、ポケット層１７の不純物の型およびそのイオン濃度は、それぞれ実施例１の前記各層と同様である。
また、２重ドープ層４１のＰ型不純物は、実施例１の残留ＳＯＩ層１８と同様に、０より多く、１×１０１７／ｃｍ３より少ないイオン濃度に拡散されている。
【００４９】
以下に、図６ないし図９にＰＡで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
本実施例の工程ＰＡ１（図６）〜工程ＰＡ６（図７）の作動は、上記実施例１の工程Ｐ１（図２）〜工程Ｐ６（図３）の作動と同様であるので、その説明を省略する。
ＰＡ７（図７）、工程ＰＡ６で形成したレジストマスク３１をそのままにし、これをマスクとしてゲート電極１１下のＳＯＩ層４にＰ型不純物イオンを両側の素子分離層７からゲート電極１１に向かってそれぞれ斜めに、かつ深く注入し、チャネル領域１６および両側のエクステンション層３３と埋込み酸化膜３との間のＳＯＩ層４の下層４ａに、Ｐ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７を形成する。
【００５０】
これにより、ポケット層１７を形成するＰ型不純物イオンはゲート電極１１の下方にまで拡散し、ＳＯＩ層４の下層４ａの全域にポケット層１７が形成される。
この場合に、工程ＰＡ６で形成される両側の素子分離層７上のレジストマスク３１は、Ｐ型不純物イオンの両側からの斜め注入のときに、ソース層１４側およびドレイン層１５側のＳＯＩ層４と素子分離層７との界面がレジストマスク３１の影とならない位置に形成される。
【００５１】
ＰＡ８（図７）、工程ＰＡ６で形成したレジストマスク３１を除去し、フォトリソグラフィによりゲート電極１１と素子分離層７との間、つまりゲート電極１１のソース層１４側のゲート絶縁膜１０およびその近傍の素子分離層７を露出させたレジストマスク３１を形成し、これをマスクとしてゲート電極１１下のＳＯＩ層４にＮ型不純物イオンをソース層１４側の素子分離層７からゲート電極１１に向かって斜めに、かつ深く注入し、チャネル領域１６およびソース層１４側のエクステンション層３３と埋込み酸化膜３との間のＳＯＩ層４の下層４ａのＰ型不純物を拡散させたポケット層１７に、逆の型のＮ型不純物を重ねて注入する。
【００５２】
このとき、ＳＯＩ層４の下層４ａのポケット層１７の当該部位に拡散していたＰ型不純物の電荷は、注入されたＮ型不純物の電荷により打消され、実質的なＰ型不純物のイオン濃度が低下してチャネル領域１６よりＰ型不純物を低濃度に拡散させた拡散層、つまり２重ドープ層４１が形成される。
これにより、ＳＯＩ層４の下層４ａのドレイン層１５側にポケット層１７が形成されると共に、ＳＯＩ層４の下層４ａのソース層１４側にＰ型不純物を低濃度に拡散させた２重ドープ層４１が形成される。
【００５３】
この場合に、本工程で形成される素子分離層７上のレジストマスク３１は、Ｎ型不純物イオンの斜め注入のときに、ソース層１４側のＳＯＩ層４と素子分離層７との界面がレジストマスク３１の影とならない位置に形成される。
ＰＡ９（図７）、工程ＰＡ８で形成したレジストマスク３１を除去し、実施例１の工程Ｐ８と同様にして、ゲート電極１１の側面にサイドウォール１２を形成する。
【００５４】
ＰＡ１０（図７）、実施例１の工程Ｐ９と同様にして、ゲート電極１１の両側のＳＯＩ層４に埋込み酸化膜３に達するソース層１４およびドレイン層１５、並びにこれらのエクステンション部１４ａ、１５ａを形成する。
これにより、ＳＯＩ層４のソース層１４（エクステンション部１４ａを含む。）とドレイン層１５（エクステンション部１５ａを含む。）とに挟まれたゲート電極１１下の領域がチャネル領域１６として機能すると共に、ＳＯＩ層４の下層４ａのドレイン層１５側にエクステンション部１５ａの下方に延在しドレイン層１５に接するポケット層１７が、ソース層１４側にエクステンション部１４ａの下方に延在しソース層１４に接する２重ドープ層４１が形成される。
【００５５】
その後の工程ＰＡ１１（図９）〜工程ＰＡ１３（図９）の作動は、実施例１の工程ＰＡ１０（図４）〜工程ＰＡ１２（図４）の作動と同様であるので、その説明を省略する。
そして、工程ＰＡ１３の後に、工程ＰＡ１３同様にして、ゲート電極１１のシリサイド層２０に達するコンタクトホール２７に導電材料を埋込んでコンタクトプラグ２６を形成し、平坦化処理を施して図５に示す本実施例のｎＭＯＳ素子９を形成する。
【００５６】
このようにして形成されたｎＭＯＳ素子９は、そのソース層１４側のＳＯＩ層４の下層４ａに、チャネル領域１６より低濃度のＰ型不純物を拡散させた２重ドープ層４１が形成され、チャネル領域１６と２重ドープ層４１とは同じ型の不純物であり、２重ドープ層４１とエクステンション部１４ａとの濃度差が少なくなってＰＮ接合が弱まるので、電位障壁が低くなってチャネル領域１６に発生した正孔を、チャネル領域１６からゲート幅方向の全長に渡って形成されている２重ドープ層４１を経由してエクステンション部１４ａ下側からエクステンション部１４ａへ容易に引抜くことができ、引抜かれた正孔はＮ型不純物の高濃度拡散層であるソース層１４に入ったときに急速に再結合し、電子電流となってシリサイド層２０を介して接続しているコンタクトプラグ２４から外部へ導かれる。
【００５７】
また、ドレイン層１５側のＳＯＩ層４の下層４ａには、チャネル領域１６と同じ型の不純物であるＰ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７が形成されているので、ドレイン層１５側のＰＮ接合による電位障壁を高めてソース−ドレイン間のリーク電流を防止することができる。
これにより、本実施例のＳＯＩ構造のｎＭＯＳ素子９は、基板浮遊効果を抑制することが可能になる。
【００５８】
また、本実施例の２重ドープ層４１は、チャネル領域１６およびソース層１４のエクステンション部１４ａの下方に、ゲート幅の全長に渡って形成されているので、通常のｎＭＯＳ素子と同じ平面構造とすることができ、集積度を悪化させる面積増加が生ずることはない。
以上説明したように、本実施例では、ｎＭＯＳ素子のゲート絶縁膜下のソース層とドレイン層との間のＳＯＩ層の上部にチャネル領域を形成し、そのチャネル領域と埋込み酸化膜との間のＳＯＩ層の下層のソース層側に２重ドープ層を形成するようにしたことによっても、上記実施例１と同様の効果を得ることができる。
【００５９】
なお、上記各実施例においては、完全空乏型のＳＯＩ構造の半導体素子の場合を例示したが、部分空乏型のＳＯＩ構造の半導体素子の場合も同様である。
また、上記各実施例においては、ＭＩＳＦＥＴはｎＭＯＳ素子として説明したが、ＭＩＳＦＥＴは前記に限らず、ｐＭＯＳ素子であってもよい。この場合には、上記各実施例のｎＭＯＳ素子の各拡散層の不純物の型を逆にして形成する。
【図面の簡単な説明】
【００６０】
【図１】実施例１の半導体素子の断面を示す説明図
【図２】実施例１の半導体素子の製造方法を示す説明図
【図３】実施例１の半導体素子の製造方法を示す説明図
【図４】実施例１の半導体素子の製造方法を示す説明図
【図５】実施例２の半導体素子の断面を示す説明図
【図６】実施例２の半導体素子の製造方法を示す説明図
【図７】実施例２の半導体素子の製造方法を示す説明図
【図８】実施例２の半導体素子の製造方法を示す説明図
【図９】実施例２の半導体素子の製造方法を示す説明図
【符号の説明】
【００６１】
１ ＳＯＩ基板
２ シリコン基板
３ 埋込み酸化膜
４ ＳＯＩ層
４ａ 下層
６ 素子形成領域
７ 素子分離層
８ 素子分離領域
９ ｎＭＯＳ素子
１０ ゲート絶縁膜
１１ ゲート電極
１１ａ 電極膜
１２ サイドウォール
１４ ソース層
１４ａ エクステンション部
１５ ドレイン層
１５ａ エクステンション部
１６ チャネル領域
１７ ポケット層
１８ 残留ＳＯＩ層
２０ シリサイド層
２０ａ シリサイド化材料層
２２ 層間絶縁膜
２４、２６ コンタクトプラグ
３１ レジストマスク
３３ エクステンション層
４１ ２重ドープ層
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成される半導体素子に関する。
【背景技術】
【０００２】
シリコン基板に埋込み酸化膜を挟んで薄いシリコン（Ｓｉ）からなるＳＯＩ層を形成したＳＯＩ基板に形成されたｎＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子やｐＭＯＳ素子等のＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）は、シリコン基板上に直接形成されるバルク基板上のＭＩＳＦＥＴに較べて、
（１）ソース層およびドレイン層の底面にＰＮ接合がないため、寄生容量が抑えられ、高速動作が可能である。
【０００３】
（２）隣の半導体素子と完全に分離されるため、寄生素子の誤動作（ラッチアップ等）が起きない。
等の利点がある。
このようなＳＯＩ基板に形成される半導体素子には、完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）と部分空乏型（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）の２種類があり、完全空乏型の半導体素子は、部分空乏型の半導体素子に較べてＳＯＩ層の膜厚が薄く、その中の多数のキャリア（ｎＭＯＳ素子の場合は正孔）が完全に空乏化していることが特徴であり、部分空乏型に較べて、
（１）空乏層容量がないため、ゲート電極に電圧を印加した場合、急峻にチャネルを作ることが可能である（急峻なｓｕｂ−ｔｈｒｅｓｈｏｌｄ特性）。
【０００４】
（２）ＳＯＩ層が薄いため、埋込み酸化膜による短チャネル効果の抑制効果が大きい。
等の利点がある。
しかしながら、ＳＯＩ基板に形成された半導体素子は、周囲を絶縁膜に覆われているため、チャネル領域のドレイン側で生じたキャリア（ｎＭＯＳ素子の場合は正孔）がチャネル層に蓄積される基板浮遊効果によりしきい電圧が低下してソース−ドレイン耐圧が低下するという問題が生ずる。
【０００５】
また、アナログ回路では、電圧に対する電流の変化が大きいと動作に支障をきたすため、基板浮遊効果による電流の増大が特に問題となる。
このため、ソース−ドレイン耐圧や電圧の平坦化が重要となる半導体素子では、基板浮遊効果を抑制することが重要な課題になる。
この基板浮遊効果の抑制のために、従来のＳＯＩ基板上に形成されるＭＯＳＦＥＴは、ｐＭＯＳ素子の場合に、ＳＯＩ基板のＳＯＩ層に素子分離層、ゲート絶縁膜を順に形成し、ゲート絶縁膜上のポリシリコン層をパターニングしてゲート電極を形成する。
【０００６】
ゲート電極のパターニング後に、ゲート電極の両側のＳＯＩ層にゲルマニウム（Ｇｅ）イオンを注入してシリコンゲルマニウム（ＳｉＧｅ）層を形成し、ゲート電極のサイドウォールの形成後に、ゲート電極の両側のシリコンゲルマニウム層にＰ型不純物を高濃度に拡散させてソース層およびドレイン層を形成し、チャネル領域をシリコンとしたｐＭＯＳ素子のバンドギャップを狭くして電位障壁を低くし、基板浮遊効果によりチャネル領域に蓄積された電子をソース層へ引抜いている（例えば、特許文献１参照。）。
【０００７】
また、同様に、ｎＭＯＳ素子のソース層およびドレイン層をシリコンゲルマニウム層に形成して基板浮遊効果によりチャネル領域に蓄積される正孔をソース層へ引抜いているものもある（例えば、特許文献２参照。）。
このような、ＭＯＳＦＥＴのソース層およびドレイン層をシリコンゲルマニウム層に形成することは、電位障壁を低くして基板浮遊効果を抑制することには効果があるもの、このようなＭＯＳＦＥＴを形成するためには、ゲルマニウムのイオン注入工程を追加することが必要になり、その工程設備の導入や製造ラインの配置替え等を行わなければならないという問題が生ずる。
【０００８】
また、ドレイン層をシリコンゲルマニウム層に形成すれば、ドレイン層側の電位障壁も低くなるので、ソース−ドレイン間のリーク電流が大きくなるという問題もある。
前記のような新たな工程設備の導入を行わずに、通常の工程設備を利用して基板浮遊効果を抑制するために、従来のＳＯＩ基板上に形成されるＭＯＳＦＥＴは、ｎＭＯＳ素子の場合に、ＳＯＩ基板のＳＯＩ層に素子分離層を形成した後に、ＳＯＩ層にＰ型不純物を拡散させてチャネル領域を形成し、その上に形成したゲート絶縁膜上にＮ型不純物を拡散させたポリシリコン層を形成し、これをパターニングしてゲート電極を形成する。
【０００９】
そして、ゲート電極のパターニング後に、ゲート電極の両側のＳＯＩ層にＮ型不純物の低濃度拡散層を形成し、ゲート電極のサイドウォールの形成後に、ゲート電極の両側のＳＯＩ層にＮ型不純物を４方向から斜めに注入してソース層およびドレイン層を形成し、そのソース層のレジストマスクに遮蔽されたゲート幅方向の端部の領域に深さの浅い第３ｎ＋型半導体領域を形成し、ソース層に第３ｎ＋型半導体領域よりも深いシリサイド層を形成してチャネル領域とシリサイド層とを部分的に直接接続し、基板浮遊効果によりチャネル領域に蓄積される正孔をシリサイド層へ引抜いている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−１２８８３号公報（主に第５頁段落００１９−段落００２３、第１図、第２図）
【特許文献２】特開平４−３１３２４２号公報（第２頁段落０００８−第３頁段落００１１、第１図）
【特許文献３】特開２０００−２６９５０３号公報（主に第４頁段落００２３−段落００３１、第１図、第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来の特許文献３の技術においては、ソース層のゲート幅方向の端部に形成した第３ｎ＋型半導体領域よりも深いシリサイド層を形成してチャネル領域とシリサイド層とを部分的に直接接続しているため、第３ｎ＋型半導体領域の分ソース層のＰＮ接合の領域がゲート幅方向で短くなり、第３ｎ＋型半導体領域の面積増加により半導体素子が大型化して集積度が悪化するという問題がある。
【００１１】
また、ゲート幅が長い半導体素子の場合には、第３ｎ＋型半導体領域とチャネル領域のゲート幅方向の中央部との距離がながくなってキャリア引抜きの効果が薄れてしまうため、基板浮遊効果を抑制するためにはゲート幅方向に一定間隔で第３ｎ＋型半導体領域を形成しなければならず、半導体素子が更に大型化するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体素子の大きさを維持して集積度の悪化を防止しながら、基板浮遊効果を抑制する手段を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するために、シリコン基板と、該シリコン基板上に形成された埋込み酸化膜と、該埋込み酸化膜上に形成された一の型の導電性不純物を拡散させたＳＯＩ層とで形成されたＳＯＩ基板と、前記ＳＯＩ層上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記ＳＯＩ層に対向配置されたゲート電極と、該ゲート電極の両側の前記ＳＯＩ層に、前記ＳＯＩ層とは逆の型の導電性不純物を拡散させて形成されたソース層およびドレイン層とを備えた半導体素子において、前記ゲート絶縁膜下の前記ソース層とドレイン層との間のＳＯＩ層の上層に、前記ＳＯＩ層と同じの型の導電性不純物を前記ＳＯＩ層より高濃度に拡散させて形成されたチャネル領域と、該チャネル領域と前記埋込み酸化膜との間のＳＯＩ層の前記ソース層側に、該ソース層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より低濃度に拡散させて形成された低電荷層とを有することを特徴とする。
【発明の効果】
【００１３】
これにより、本発明は、低電荷層とソース層との間のＰＮ接合における電位障壁を下げることができ、チャネル領域に蓄積される正孔をゲート幅方向の全長に渡って形成された低電荷層を経由してソース層へ引抜くことができ、ＳＯＩ構造の半導体素子の基板浮遊効果を抑制することができると共に、平面構造を通常の半導体素子と同じ平面構造とすることができ、半導体素子の大きさを維持して集積度の悪化を防止することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。
【実施例１】
【００１５】
図１は実施例１の半導体素子の断面を示す説明図、図２、図３、図４は実施例１の半導体素子の製造方法を示す説明図である。
図１において、１はＳＯＩ基板であり、シリコンからなるシリコン基板２と、シリコン基板２上に形成された酸化シリコン（ＳｉＯ２）からなる埋込み酸化膜３と、埋込み酸化膜３上に形成された薄い単結晶シリコンからなるＳＯＩ層４とで形成されたＳＯＩ構造の基板である。
【００１６】
本実施例のＳＯＩ層４上には、半導体素子としてのＭＩＳＦＥＴを形成するための素子形成領域６および素子形成領域６の周囲を囲う素子分離層７を形成するための素子分離領域８が設定されている。
素子分離層７は、素子分離領域８のＳＯＩ層４に、酸化シリコン等の絶縁材料で埋込み酸化膜３に達する絶縁層として形成され、ＳＯＩ層４の隣合う素子形成領域６との間を電気的に絶縁分離する機能を有している。
【００１７】
本実施例の素子形成領域６には、ＭＩＳＦＥＴの一種である完全空乏型のｎＭＯＳ素子９が形成される。
１０はゲート絶縁膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
１１はゲート電極であり、ソース層１４（後述）と同じ型の不純物（本実施例ではＮ型）を比較的高濃度に拡散させたポリシリコン等からなる電極であって、素子形成領域６のゲート長方向の中央部にゲート絶縁膜１０を挟んで素子形成領域６のＳＯＩ層４に対向して形成され、その側面には窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料からなるサイドウォール１２が形成されている。
【００１８】
素子形成領域６のゲート電極１１の両側のＳＯＩ層４には、リン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的高濃度に拡散させたソース層１４およびドレイン層１５が形成され、それぞれのゲート電極１１側にはソース層１４およびドレイン層１５のエクステンション部１４ａ、１５ａがソース層１４と同じ型の不純物をソース層１４より低濃度に拡散させて形成されており、エクステンション部１４ａ、１５ａの先端はそれぞれゲート電極１１下に延在してＳＯＩ構造のｎＭＯＳ素子９のホットエレクトロン効果を抑制する機能を有している。
【００１９】
また、ゲート絶縁膜１０下のソース層１４およびドレイン層１５のそれぞれのエクステンション部１４ａ、１５ａの間のＳＯＩ層４の上層には、比較的低濃度のソース層１４とは逆の型の不純物であるボロン（Ｂ）等のＰ型不純物を拡散させたｎＭＯＳ素子９の反転層や空乏層が形成される領域であるチャネル領域１６が形成されている。
１７はポケット層であり、チャネル領域１６と同じ型の不純物（本実施例ではＰ型）をチャネル領域１６より高濃度に拡散させた拡散層であって、チャネル領域１６と埋込み酸化膜３との間のＳＯＩ層４の下層４ａのドレイン層１５側に、エクステンション部１５ａの下方に延在しドレイン層１５に接して形成されており、ＳＯＩ構造のｎＭＯＳ素子９の短チャネル効果を抑制する機能を有している。
【００２０】
１８は低電荷層としての残留ＳＯＩ層であり、半導体素子の製造時に意図的に新たな導電性不純物を注入していないＳＯＩ層４であって、ＳＯＩ層４の下層４ａのソース層１４側に、エクステンション部１４ａの下方に延在してソース層１４に接すると共に、チャネル領域１６に接して形成されており、チャネル領域１６に蓄積される正孔のソース層１４への通過経路として機能する。
【００２１】
本実施例のＳＯＩ層４には、ＳＯＩ基板１の製造時に予めチャネル領域１６と同じ型の不純物であるＰ型不純物が低濃度に拡散されているため、残留ＳＯＩ層１８のイオン濃度はＳＯＩ基板１の製造時のＳＯＩ層４のイオン濃度と同等のイオン濃度になる。
本実施例の残留ＳＯＩ層１８のイオン濃度は、１×１０１４／ｃｍ３程度である。
また、上記各拡散層の導電性不純物の型およびそのイオン濃度は、それぞれ
ソース層１４およびドレイン層１５：Ｎ型、１×１０１９〜１×１０２１／ｃｍ３
エクステンション部１４ａ、１５ａ：Ｎ型、１×１０１７〜２×１０２０／ｃｍ３
チャネル領域１６：Ｐ型、１×１０１７／ｃｍ３以上、５×１０１８／ｃｍ３以下
ポケット層１７：Ｐ型、１×１０１８／ｃｍ３以上
である。
【００２２】
なお、図１に示すゲート長方向は、ＳＯＩ基板１の上面と平行にソース層１４からドレイン層１５へ向かう方向、またはその逆の方向をいい、ゲート幅方向はゲート長方向に直交するＳＯＩ基板１の上面に平行な方向をいう。
２０はシリサイド層であり、コバルト（Ｃｏ）やチタン（Ｔｉ）等のシリサイド化材料をアニール処理によりシリコンと化合させて形成されたシリコン化合物からなる導電性を有する層であって、ゲート電極１１、ソース層１４およびドレイン層１５の上部に形成されている。
【００２３】
２２は層間絶縁膜であり、ＳＯＩ層４上に形成されたｎＭＯＳ素子９を覆うＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）や酸化シリコン等の絶縁材料からなる絶縁膜である。
２４はコンタクトプラグであり、層間絶縁膜２２を貫通してｎＭＯＳ素子９のソース層１４およびドレイン層１５のシリサイド層２０に達する貫通穴として開口されたコンタクトホール２５にそれぞれタングステン（Ｗ）やアルミニウム（Ａｌ）等の導電材料を埋め込んで形成されたプラグである。
【００２４】
２６はコンタクトプラグであり、層間絶縁膜２２を貫通してｎＭＯＳ素子９のゲート電極１１のシリサイド層２０に達する貫通穴として開口されたコンタクトホール２７に、コンタクトプラグ２４と同じ導電材料を埋め込んで形成されたプラグである。
図２、図３において、３１はマスク部材としてのレジストマスクであり、フォトリソグラフィによりＳＯＩ基板１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
【００２５】
以下に、図２ないし図４にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図２）、Ｐ型不純物を低濃度に拡散させたシリコン基板２にＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法により表層に薄いシリコン層を残して酸素を注入し、これをアニールして埋込み酸化膜３を形成し、表層のシリコン層と下層のシリコン基板２とを絶縁分離する。
【００２６】
そして、シリコン層の上面を熱酸化法により酸化して犠牲酸化膜を形成し、これをウェットエッチングにより除去してシリコン層の膜厚を調整し、シリコン基板２に埋込み酸化膜３を挟んで薄いＰ型不純物を低濃度に拡散させたＳＯＩ層４を形成したＳＯＩ基板１を形成し、そのＳＯＩ層４に素子形成領域６およびその周囲を囲む素子分離領域８を設定する。
【００２７】
Ｐ２（図２）、準備されたＳＯＩ基板１のＳＯＩ層４上に熱酸化法により薄い膜厚のパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ法により窒化シリコンからなるシリコン窒化膜を形成し、フォトリソグラフィによりシリコン窒化膜上に素子形成領域６を覆う、つまり素子分離領域８を露出させたレジストマスク３１（不図示）を形成する。
このレジストマスク３１をマスクとして、異方性エッチングによりシリコン窒化膜をエッチングして除去し、パッド酸化膜を露出させる。
【００２８】
レジストマスク３１を除去し、露出したシリコン窒化膜をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離領域８のＳＯＩ層４を酸化して埋込み酸化膜３に達する素子分離層７を形成し、ウェットエッチングによりシリコン窒化膜およびパッド酸化膜を除去する。
Ｐ３（図２）、熱酸化法により素子形成領域６のＳＯＩ層４の上面を酸化してゲート絶縁膜１０を形成し、フォトリソグラフィにより素子形成領域６のゲート絶縁膜１０を露出させたレジストマスク３１を形成する。
【００２９】
このレジストマスク３１をマスクとして、露出しているゲート絶縁膜１０下のＳＯＩ層４にしきい電圧制御のためのＰ型不純物イオンを浅く注入し、ＳＯＩ層４の上部にＰ型不純物を比較的低濃度に拡散させたチャネル領域１６を形成する。
このとき、ＳＯＩ層４のチャネル領域１６と埋込み酸化膜３との間の下層４ａには、不純物が意図的に注入されていないシリコン層が残留した状態になっている。
【００３０】
Ｐ４（図２）、工程Ｐ３で形成したレジストマスク３１を除去し、ゲート絶縁膜１０上および素子分離層７上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート電極１１を形成するためのポリシリコンを堆積して比較的厚膜の電極膜１１ａを堆積する。
そして、フォトリソグラフィにより素子形成領域６およびその周囲の電極膜１１ａを露出させたレジストマスク３１を形成し、これをマスクとして電極膜１１ａにＮ型不純物イオンを注入し、電極膜１１ａにＮ型不純物を比較的高濃度に拡散させる。
【００３１】
Ｐ５（図３）、工程Ｐ４で形成したレジストマスク３１を除去し、フォトリソグラフィにより電極膜１１ａ上に、素子形成領域６のゲート長方向の中央部で、素子形成領域６のゲート幅方向長さと同等の長さ有するレジストマスク３１、つまりゲート電極１１の形成領域を覆うレジストマスク３１を形成し、ドライエッチング等により露出している電極膜１１ａをエッチングし、ゲート絶縁膜１０を露出させてゲート絶縁膜１０を介してＳＯＩ層４のチャネル領域１６に対向するゲート電極１１を形成する。
【００３２】
Ｐ６（図３）、工程Ｐ５で形成したレジストマスク３１を除去し、フォトリソグラフィにより素子形成領域６およびその周囲の素子分離層７を露出させたレジストマスク３１を形成し、このレジストマスク３１とゲート電極１１とをマスクとして、ゲート絶縁膜１０下のＳＯＩ層４にＮ型不純物イオンを注入し、ゲート電極１１の両側のＳＯＩ層４に下層４ａにシリコン層を残して、Ｎ型不純物をソース層１４およびドレイン層１５より低濃度に拡散させたエクステンション部１４ａ、１５ａを形成するためのエクステンション層３３を形成する。
【００３３】
これにより、エクステンション層３３を形成するＮ型不純物イオンはゲート電極１１の端部の下方にまで拡散し、その先端はゲート電極１１の端部の下方まで達する。
Ｐ７（図３）、工程Ｐ６で形成したレジストマスク３１を除去し、フォトリソグラフィによりゲート電極１１と素子分離層７との間、つまりゲート電極１１のドレイン層１５側のゲート絶縁膜１０およびその周囲の素子分離層７のゲート絶縁膜１０側の一部を露出させたレジストマスク３１を形成し、これをマスクとしてゲート電極１１下のＳＯＩ層４にＰ型不純物イオンをドレイン層１５側の素子分離層７側からゲート電極１１に向かって斜めに、かつ深く注入し、チャネル領域１６およびドレイン層１５側のエクステンション層３３と埋込み酸化膜３との間のＳＯＩ層４の下層４ａに、Ｐ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７を形成する。
【００３４】
これにより、ポケット層１７を形成するＰ型不純物イオンはゲート電極１１のゲート長方向の中央部の下方にまで拡散し、ＳＯＩ層４の下層４ａのドレイン層１５側にポケット層１７が形成されると共に、ＳＯＩ層４の下層４ａのソース層１４側に不純物を拡散させていないシリコン層が残留して残留ＳＯＩ層１８が形成される。
この場合に、本工程で形成される素子分離層７上のレジストマスク３１は、Ｐ型不純物イオンの斜め注入のときに、ドレイン層１５側のＳＯＩ層４と素子分離層７との界面がレジストマスク３１の影とならない位置に形成される。
【００３５】
Ｐ８（図３）、工程Ｐ７で形成したレジストマスク３１を除去し、ゲート電極１１およびゲート絶縁膜１０上等のＳＯＩ基板１上の全面にＣＶＤ法により窒化シリコンを堆積してシリコン窒化膜を形成し、異方性エッチングによりシリコン窒化膜およびゲート絶縁膜１０をエッチングして、ゲート電極１１の上面およびＳＯＩ層４の上面を露出させ、ゲート電極１１の側面にサイドウォール１２を形成する。
【００３６】
Ｐ９（図４）、フォトリソグラフィにより素子形成領域６およびその周囲の素子分離層７の一部を露出させたレジストマスク３１を形成し、このレジストマスク３１とゲート電極１１およびサイドウォール１２とをマスクとして、露出しているＳＯＩ層４にＮ型不純物イオンを注入し、活性化ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を施してゲート電極１１の両側のＳＯＩ層４にＮ型不純物を比較的高濃度に拡散させた埋込み酸化膜３に達するソース層１４およびドレイン層１５を形成する。
【００３７】
このとき、ソース層１４およびドレイン層１５を形成するＮ型不純物イオンはサイドウォール１２の下方にまで拡散し、そのゲート電極１１側に残留したエクステンション層３３によりエクステンション部１４ａ、１５ａが形成される。
これにより、ＳＯＩ層４のソース層１４（エクステンション部１４ａを含む。）とドレイン層１５（エクステンション部１５ａを含む。）とに挟まれたゲート電極１１下の領域がチャネル領域１６として機能すると共に、ＳＯＩ層４の下層４ａのドレイン層１５側にエクステンション部１５ａの下方に延在しドレイン層１５に接するポケット層１７が、ソース層１４側にエクステンション部１４ａの下方に延在しソース層１４に接する意図的にイオン注入を行っていない残留ＳＯＩ層１８が形成される。
【００３８】
Ｐ１０（図４）、工程Ｐ９で形成したレジストマスク３１を除去し、ゲート電極１１およびＳＯＩ層４上等のＳＯＩ基板１上の全面にＣＶＤ法またはスパッタ法によりコバルトを堆積してシリサイド化材料層２０ａを形成する。
Ｐ１１（図４）、そして、サリサイド処理によりゲート電極１１上、ソース層１４およびドレイン層１５上のシリコンと接しているシリサイド化材料層２０ａをシリサイド化してそれぞれ部位にシリサイド層２０を形成する。
【００３９】
この場合に、前記のサリサイド処理はアニール処理を施してから未反応のシリサイド化材料層２０ａを除去するまでの処理をいう。
Ｐ１２（図４）、シリサイド層２０の形成後に、シリサイド層２０および素子分離層７上等のＳＯＩ基板１上の全面に、ＣＶＤ法によりＮＳＧを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜２２を形成する。
【００４０】
層間絶縁膜２２の形成後に、フォトリソグラフィにより層間絶縁膜２２上に、ソース層１４およびドレイン層１５のそれぞれのシリサイド層２０、並びにサイドウォール１２上のコンタクトホール２５の形成領域の層間絶縁膜２２を露出させた開口部を有するレジストマスク３１（不図示）を形成し、これをマスクとして酸化シリコンを選択的にエッチングする異方性エッチングにより層間絶縁膜２２貫通してソース層１４およびドレイン層１５のシリサイド層２０に達するコンタクトホール２５を形成する。
【００４１】
前記のレジストマスク３１を除去し、ＣＶＤ法またはスパッタ法によりそれぞれのコンタクトホール２５内に導電材料を埋め込んでコンタクトプラグ２４を形成し、その上面を平坦化処理して層間絶縁膜２２の上面を露出させる。
その後に、工程Ｐ１２同様にして、ゲート電極１１のシリサイド層２０に達するコンタクトホール２７に導電材料を埋込んでコンタクトプラグ２６を形成し、平坦化処理を施して図１に示す本実施例のｎＭＯＳ素子９を形成する。
【００４２】
このようにして形成されたｎＭＯＳ素子９は、そのソース層１４側のＳＯＩ層４の下層４ａに、意図的にイオンを注入していない残留ＳＯＩ層１８が形成され、チャネル領域１６と残留ＳＯＩ層１８とは同じＰ型の不純物であり、Ｐ型不純物をチャネル領域１６より低濃度に拡散させた残留ＳＯＩ層１８と、Ｎ型不純物を拡散させたエクステンション部１４ａとの濃度差が少なくなってＰＮ接合が弱まるので、濃度差に基づく電位障壁が低くなって基板浮遊効果によりチャネル領域１６に蓄積される正孔を、チャネル領域１６から残留ＳＯＩ層１８を経由してゲート幅方向の全長に渡って形成されているエクステンション部１４ａ下側からエクステンション部１４ａへ容易に引抜くことができ、引抜かれた正孔はＮ型不純物の高濃度拡散層であるソース層１４に入ったときに急速に再結合し、電子電流となってシリサイド層２０を介して接続しているコンタクトプラグ２４から外部へ導かれる。
【００４３】
また、ドレイン層１５側のＳＯＩ層４の下層４ａには、チャネル領域１６と同じ型の不純物であるＰ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７が形成されているので、ドレイン層１５側のＰＮ接合による電位障壁を高めてソース−ドレイン間のリーク電流を防止することができる。
これにより、本実施例のＳＯＩ構造のｎＭＯＳ素子９は、基板浮遊効果を抑制することが可能になる。
【００４４】
また、本実施例の残留ＳＯＩ層１８は、チャネル領域１６およびソース層１４のエクステンション部１４ａの下方に、ゲート幅方向の全長に渡って形成されているので、通常のｎＭＯＳ素子と同じ平面構造とすることができ、集積度を悪化させる面積増加が生ずることはない。
更に、Ｐ型イオンおよびＮ型イオンの注入設備等の通常の工程設備を利用して、基板浮遊効果を抑制する半導体素子を形成することができるので、ゲルマニウムイオンの注入設備を新たに導入する必要はない。
【００４５】
なお、本実施例では、残留ＳＯＩ層１８のＰ型不純物のイオン濃度は、１×１０１４／ｃｍ３程度であるとして説明したが、残留ＳＯＩ層１８のＰ型不純物は、０より多く、１×１０１７／ｃｍ３より少ないイオン濃度に拡散されていればよい。
このようなイオン濃度に拡散すれば、残留ＳＯＩ層１８のＰ型不純物のイオン濃度をチャネル領域１６のイオン濃度より低くすることができると共に、ソース層１４のエクステンション部１４ａと、残留ＳＯＩ層１８との間の濃度差に基づく電位障壁を０．６ｅＶ（エレクトロンボルト）以上、０．９ｅＶ以下に設定することができ、ドレイン層１５側のＰＮ接合による電位障壁１．０ｅＶに較べて十分に低くすることが可能になり、ソース−ドレイン間のリーク電流を防止しながら、チャネル領域１６に蓄積される正孔をソース層１５側へ引抜くことができ、ＳＯＩ構造のｎＭＯＳ素子９の基板浮遊効果を抑制することができるからである。
【００４６】
以上説明したように、本実施例では、ｎＭＯＳ素子のゲート絶縁膜下のソース層とドレイン層との間のＳＯＩ層の上部にチャネル領域を形成し、そのチャネル領域と埋込み酸化膜との間のＳＯＩ層の下層のソース層側に意図的に不純物を注入していない残留ＳＯＩ層を形成するようにしたことによって、残留ＳＯＩ層とソース層との間のＰＮ接合における電位障壁を下げることができ、チャネル領域に蓄積される正孔をゲート幅方向の全長に渡って形成された残留ＳＯＩ層を経由してソース層へ引抜くことができ、ＳＯＩ構造のｎＭＯＳ素子の基板浮遊効果を抑制することができると共に、平面構造を通常のｎＭＯＳ素子と同じ平面構造とすることができ、ｎＭＯＳ素子の大きさを維持して集積度の悪化を防止することができる。
【実施例２】
【００４７】
図５は実施例２の半導体素子の断面を示す説明図、図６、図７、図８、図９は実施例２の半導体素子の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図５において、４１は低電荷層としての２重ドープ層であり、元の導電性不純物であるチャネル領域１６と同じ型の不純物（本実施例ではＰ型）に、逆の型の不純物（本実施例ではＮ型）を重ねて注入して、チャネル領域１６と同じ型の不純物をチャネル領域１６より低濃度に拡散させた拡散層であって、実施例１の残留ＳＯＩ層１８と同様に、ＳＯＩ層４の下層４ａのソース層１４側に、エクステンション部１４ａの下方に延在しソース層１４に接すると共に、チャネル領域１６に接して形成されており、チャネル領域１６に蓄積される正孔のソース層１４への通過経路として機能する。
【００４８】
本実施例のソース層１４およびドレイン層１５、並びにエクステンション部１４ａ、１５ａ、チャネル領域１６、ポケット層１７の不純物の型およびそのイオン濃度は、それぞれ実施例１の前記各層と同様である。
また、２重ドープ層４１のＰ型不純物は、実施例１の残留ＳＯＩ層１８と同様に、０より多く、１×１０１７／ｃｍ３より少ないイオン濃度に拡散されている。
【００４９】
以下に、図６ないし図９にＰＡで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
本実施例の工程ＰＡ１（図６）〜工程ＰＡ６（図７）の作動は、上記実施例１の工程Ｐ１（図２）〜工程Ｐ６（図３）の作動と同様であるので、その説明を省略する。
ＰＡ７（図７）、工程ＰＡ６で形成したレジストマスク３１をそのままにし、これをマスクとしてゲート電極１１下のＳＯＩ層４にＰ型不純物イオンを両側の素子分離層７からゲート電極１１に向かってそれぞれ斜めに、かつ深く注入し、チャネル領域１６および両側のエクステンション層３３と埋込み酸化膜３との間のＳＯＩ層４の下層４ａに、Ｐ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７を形成する。
【００５０】
これにより、ポケット層１７を形成するＰ型不純物イオンはゲート電極１１の下方にまで拡散し、ＳＯＩ層４の下層４ａの全域にポケット層１７が形成される。
この場合に、工程ＰＡ６で形成される両側の素子分離層７上のレジストマスク３１は、Ｐ型不純物イオンの両側からの斜め注入のときに、ソース層１４側およびドレイン層１５側のＳＯＩ層４と素子分離層７との界面がレジストマスク３１の影とならない位置に形成される。
【００５１】
ＰＡ８（図７）、工程ＰＡ６で形成したレジストマスク３１を除去し、フォトリソグラフィによりゲート電極１１と素子分離層７との間、つまりゲート電極１１のソース層１４側のゲート絶縁膜１０およびその近傍の素子分離層７を露出させたレジストマスク３１を形成し、これをマスクとしてゲート電極１１下のＳＯＩ層４にＮ型不純物イオンをソース層１４側の素子分離層７からゲート電極１１に向かって斜めに、かつ深く注入し、チャネル領域１６およびソース層１４側のエクステンション層３３と埋込み酸化膜３との間のＳＯＩ層４の下層４ａのＰ型不純物を拡散させたポケット層１７に、逆の型のＮ型不純物を重ねて注入する。
【００５２】
このとき、ＳＯＩ層４の下層４ａのポケット層１７の当該部位に拡散していたＰ型不純物の電荷は、注入されたＮ型不純物の電荷により打消され、実質的なＰ型不純物のイオン濃度が低下してチャネル領域１６よりＰ型不純物を低濃度に拡散させた拡散層、つまり２重ドープ層４１が形成される。
これにより、ＳＯＩ層４の下層４ａのドレイン層１５側にポケット層１７が形成されると共に、ＳＯＩ層４の下層４ａのソース層１４側にＰ型不純物を低濃度に拡散させた２重ドープ層４１が形成される。
【００５３】
この場合に、本工程で形成される素子分離層７上のレジストマスク３１は、Ｎ型不純物イオンの斜め注入のときに、ソース層１４側のＳＯＩ層４と素子分離層７との界面がレジストマスク３１の影とならない位置に形成される。
ＰＡ９（図７）、工程ＰＡ８で形成したレジストマスク３１を除去し、実施例１の工程Ｐ８と同様にして、ゲート電極１１の側面にサイドウォール１２を形成する。
【００５４】
ＰＡ１０（図７）、実施例１の工程Ｐ９と同様にして、ゲート電極１１の両側のＳＯＩ層４に埋込み酸化膜３に達するソース層１４およびドレイン層１５、並びにこれらのエクステンション部１４ａ、１５ａを形成する。
これにより、ＳＯＩ層４のソース層１４（エクステンション部１４ａを含む。）とドレイン層１５（エクステンション部１５ａを含む。）とに挟まれたゲート電極１１下の領域がチャネル領域１６として機能すると共に、ＳＯＩ層４の下層４ａのドレイン層１５側にエクステンション部１５ａの下方に延在しドレイン層１５に接するポケット層１７が、ソース層１４側にエクステンション部１４ａの下方に延在しソース層１４に接する２重ドープ層４１が形成される。
【００５５】
その後の工程ＰＡ１１（図９）〜工程ＰＡ１３（図９）の作動は、実施例１の工程ＰＡ１０（図４）〜工程ＰＡ１２（図４）の作動と同様であるので、その説明を省略する。
そして、工程ＰＡ１３の後に、工程ＰＡ１３同様にして、ゲート電極１１のシリサイド層２０に達するコンタクトホール２７に導電材料を埋込んでコンタクトプラグ２６を形成し、平坦化処理を施して図５に示す本実施例のｎＭＯＳ素子９を形成する。
【００５６】
このようにして形成されたｎＭＯＳ素子９は、そのソース層１４側のＳＯＩ層４の下層４ａに、チャネル領域１６より低濃度のＰ型不純物を拡散させた２重ドープ層４１が形成され、チャネル領域１６と２重ドープ層４１とは同じ型の不純物であり、２重ドープ層４１とエクステンション部１４ａとの濃度差が少なくなってＰＮ接合が弱まるので、電位障壁が低くなってチャネル領域１６に発生した正孔を、チャネル領域１６からゲート幅方向の全長に渡って形成されている２重ドープ層４１を経由してエクステンション部１４ａ下側からエクステンション部１４ａへ容易に引抜くことができ、引抜かれた正孔はＮ型不純物の高濃度拡散層であるソース層１４に入ったときに急速に再結合し、電子電流となってシリサイド層２０を介して接続しているコンタクトプラグ２４から外部へ導かれる。
【００５７】
また、ドレイン層１５側のＳＯＩ層４の下層４ａには、チャネル領域１６と同じ型の不純物であるＰ型不純物をチャネル領域１６より高濃度に拡散させたポケット層１７が形成されているので、ドレイン層１５側のＰＮ接合による電位障壁を高めてソース−ドレイン間のリーク電流を防止することができる。
これにより、本実施例のＳＯＩ構造のｎＭＯＳ素子９は、基板浮遊効果を抑制することが可能になる。
【００５８】
また、本実施例の２重ドープ層４１は、チャネル領域１６およびソース層１４のエクステンション部１４ａの下方に、ゲート幅の全長に渡って形成されているので、通常のｎＭＯＳ素子と同じ平面構造とすることができ、集積度を悪化させる面積増加が生ずることはない。
以上説明したように、本実施例では、ｎＭＯＳ素子のゲート絶縁膜下のソース層とドレイン層との間のＳＯＩ層の上部にチャネル領域を形成し、そのチャネル領域と埋込み酸化膜との間のＳＯＩ層の下層のソース層側に２重ドープ層を形成するようにしたことによっても、上記実施例１と同様の効果を得ることができる。
【００５９】
なお、上記各実施例においては、完全空乏型のＳＯＩ構造の半導体素子の場合を例示したが、部分空乏型のＳＯＩ構造の半導体素子の場合も同様である。
また、上記各実施例においては、ＭＩＳＦＥＴはｎＭＯＳ素子として説明したが、ＭＩＳＦＥＴは前記に限らず、ｐＭＯＳ素子であってもよい。この場合には、上記各実施例のｎＭＯＳ素子の各拡散層の不純物の型を逆にして形成する。
【図面の簡単な説明】
【００６０】
【図１】実施例１の半導体素子の断面を示す説明図
【図２】実施例１の半導体素子の製造方法を示す説明図
【図３】実施例１の半導体素子の製造方法を示す説明図
【図４】実施例１の半導体素子の製造方法を示す説明図
【図５】実施例２の半導体素子の断面を示す説明図
【図６】実施例２の半導体素子の製造方法を示す説明図
【図７】実施例２の半導体素子の製造方法を示す説明図
【図８】実施例２の半導体素子の製造方法を示す説明図
【図９】実施例２の半導体素子の製造方法を示す説明図
【符号の説明】
【００６１】
１ ＳＯＩ基板
２ シリコン基板
３ 埋込み酸化膜
４ ＳＯＩ層
４ａ 下層
６ 素子形成領域
７ 素子分離層
８ 素子分離領域
９ ｎＭＯＳ素子
１０ ゲート絶縁膜
１１ ゲート電極
１１ａ 電極膜
１２ サイドウォール
１４ ソース層
１４ａ エクステンション部
１５ ドレイン層
１５ａ エクステンション部
１６ チャネル領域
１７ ポケット層
１８ 残留ＳＯＩ層
２０ シリサイド層
２０ａ シリサイド化材料層
２２ 層間絶縁膜
２４、２６ コンタクトプラグ
３１ レジストマスク
３３ エクステンション層
４１ ２重ドープ層
【特許請求の範囲】
【請求項１】
シリコン基板と、該シリコン基板上に形成された埋込み酸化膜と、該埋込み酸化膜上に形成された一の型の導電性不純物を拡散させたＳＯＩ層とで形成されたＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を挟んで前記ＳＯＩ層に対向配置されたゲート電極と、
該ゲート電極の両側の前記ＳＯＩ層に、前記ＳＯＩ層とは逆の型の導電性不純物を拡散させて形成されたソース層およびドレイン層とを備えた半導体素子において、
前記ゲート絶縁膜下の前記ソース層とドレイン層との間のＳＯＩ層の上層に、前記ＳＯＩ層と同じの型の導電性不純物を前記ＳＯＩ層より高濃度に拡散させて形成されたチャネル領域と、
該チャネル領域と前記埋込み酸化膜との間のＳＯＩ層の前記ソース層側に、該ソース層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より低濃度に拡散させて形成された低電荷層とを有することを特徴とする半導体素子。
【請求項２】
請求項１において、
前記低電荷層は、前記ＳＯＩ層をそのまま残留させた残留ＳＯＩ層であることを特徴とする半導体素子。
【請求項３】
請求項１において、
前記低電荷層は、元の導電性不純物に、該導電性不純物とは逆の型の導電性不純物を重ねて注入して形成された２重ドープ層であることを特徴とする半導体素子。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記低電荷層に、導電性不純物を、０より多く、１×１０１７／ｃｍ３より少なく拡散させたことを特徴とする半導体素子。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記低電荷層と、前記ソース層との間の電位障壁を、０．６ｅＶ以上、０．９ｅＶ以下に設定したことを特徴とする半導体素子。
【請求項１】
シリコン基板と、該シリコン基板上に形成された埋込み酸化膜と、該埋込み酸化膜上に形成された一の型の導電性不純物を拡散させたＳＯＩ層とで形成されたＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を挟んで前記ＳＯＩ層に対向配置されたゲート電極と、
該ゲート電極の両側の前記ＳＯＩ層に、前記ＳＯＩ層とは逆の型の導電性不純物を拡散させて形成されたソース層およびドレイン層とを備えた半導体素子において、
前記ゲート絶縁膜下の前記ソース層とドレイン層との間のＳＯＩ層の上層に、前記ＳＯＩ層と同じの型の導電性不純物を前記ＳＯＩ層より高濃度に拡散させて形成されたチャネル領域と、
該チャネル領域と前記埋込み酸化膜との間のＳＯＩ層の前記ソース層側に、該ソース層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より低濃度に拡散させて形成された低電荷層とを有することを特徴とする半導体素子。
【請求項２】
請求項１において、
前記低電荷層は、前記ＳＯＩ層をそのまま残留させた残留ＳＯＩ層であることを特徴とする半導体素子。
【請求項３】
請求項１において、
前記低電荷層は、元の導電性不純物に、該導電性不純物とは逆の型の導電性不純物を重ねて注入して形成された２重ドープ層であることを特徴とする半導体素子。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記低電荷層に、導電性不純物を、０より多く、１×１０１７／ｃｍ３より少なく拡散させたことを特徴とする半導体素子。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記低電荷層と、前記ソース層との間の電位障壁を、０．６ｅＶ以上、０．９ｅＶ以下に設定したことを特徴とする半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−２１８７４（Ｐ２００８−２１８７４Ａ）
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願番号】特願２００６−１９３１２０（Ｐ２００６−１９３１２０）
【出願日】平成１８年７月１３日（２００６．７．１３）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願日】平成１８年７月１３日（２００６．７．１３）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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