【課題】電界効果トランジスタ（ＦＥＴ）を製造する方法を提供する。
【解決手段】この方法は、半導体基板上にゲート構造を形成するステップと、基板内に凹部を形成して、凹部内に第２の半導体材料を埋め込むステップとを含む。ゲート構造は、ゲート誘電体層、導電層、および絶縁層を含む。前記ゲート構造の形成は、ゲート構造内の導電層を凹ませるステップを含み、導電層を凹ませるステップと、基板内に凹部を形成するステップとは、単一ステップで実行される。また、ＦＥＴデバイスが提供される。 （もっと読む）

【課題】高集積化及び高信頼性を実現した半導体集積回路装置を提供する。
【解決手段】第１電圧電源で動作するＣＭＯＳ回路により形成された信号で、上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記出力ＭＯＳＦＥＴを同時にオン状態にさせる可能性を持つ回路部分のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第１回路部分を除く第２回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。 （もっと読む）

【課題】 ゲルマニウムフォトトランジスタのフローティングボディ効果を高める。
【解決手段】 光吸収しきい値バイアス領域を有するフローティングボディゲルマニウムフォトトランジスタの製造方法において、Ｐ型シリコン基板の第１の表面上に選択的に形成された絶縁体層上に、エピタキシャルＧｅ層を形成する工程と、Ｇｅ層中にチャネル領域を形成する工程と、ゲート誘電体、ゲート電極、およびゲートスペーサを形成する工程と、Ｇｅ層中にソース／ドレイン（Ｓ／Ｄ）領域を形成する工程と、Ｇｅ層中にチャネル領域に隣接する光吸収しきい値バイアス領域を形成する工程とを有する。一実施形態において、第２のＳ／Ｄ領域は、オフセット領域によりチャネルから引き離され、光吸収しきい値バイアス領域は、濃度の薄いＰ型ドーピング後のＧｅ層中のオフセット領域である。 （もっと読む）

【課題】ソース／ドレイン領域からの不純物の拡散を抑制することができるＳＯＩ構造を有する半導体装置の製造方法を提供する。
【解決手段】フォトレジスト６をマスクとして、シリコン層３の分離注入領域に第１導電型の不純物をイオン注入しチャネル領域よりも高い不純物濃度を有する不純物領域を形成する。フォトレジスト６をマスクとしてシリコン層３を複数に分離する。シリコン層３の主表面上にゲート絶縁膜１１を介しゲート電極１２を形成する。ゲート電極１２をマスクとしてシリコン層３に第２導電型の不純物をイオン注入しソース／ドレイン領域１４を形成する。ゲート電極１２をマスクとして窒素を注入し熱処理を施すことによって窒素の濃度ピークがフィールド酸化膜１３に接する前記シリコン層３表面に位置するようにする。 （もっと読む）

【課題】 シリコン層の厚さが極薄膜化した場合でも、チャネル領域の端部での寄生チャネル形成を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 ＳＯＩ基板１０にＬＯＣＯＳ層１５を形成し、ＬＯＣＯＳ層１５で囲まれた素子領域にｎチャネルＳＯＩトランジスタ１００を形成する半導体装置の製造方法であって、素子領域のＳＯＩ層５にゲート絶縁膜２１を形成する工程と、トランジスタのソースとドレインとによって挟まれるチャネル領域のＬＯＣＯＳ層１５側の端部のＳＯＩ層５に、寄生チャネル防止用のＢを導入する工程とを含み、前記Ｂを導入する工程はゲート絶縁膜２１を形成した後で行う。 （もっと読む）

【課題】 Ｓｉ又はＧｅの高い含有量を有する高ｋ誘電体を絶縁中間層と組み合わせることによって、及び／又は、チャネル工学処理によって、閾値電圧及びフラットバンド電圧のシフトを低減させること。
【解決手段】 ＳｉＯ_２より大きい誘電率、及び、５０％を超えるＧｅ又はＳｉ含有量を有する誘電体材料と、材料スタック工学処理によって閾値電圧／フラットバンド電圧を調整するための少なくとも１つの他の手段とを含む、半導体構造体、特にｐＦＥＴが提供される。本発明において考慮される他の手段は、例えば、電荷を固定するために誘電体の上に絶縁中間層を用いること、及び／又は、工学処理されたチャンネル領域を形成することを含む。本発明はまた、このようなＣＭＯＳ構造体を製造する方法にも関する。 （もっと読む）

【課題】配線の電気抵抗を低減した半導体装置を提供する。
【解決手段】絶縁表面を有する基板上に形成された薄膜トランジスタと、前記基板上に形成された第１の配線と、前記薄膜トランジスタの結晶性珪素膜からなる活性層、ゲイト絶縁膜及びゲイト電極、並びに前記第１の配線上に形成された第１の絶縁膜と、前記第１の絶縁膜上に隣合って平行に形成された複数の第２の配線とを有し、前記第１の配線と前記第２の配線とは、前記第１の絶縁膜に設けられた複数のコンタクトホールを介して電気的に接続し、前記第１の配線は分断された構造であり、前記分断された第１の配線の間に、前記第２の配線と交差する配線が配置され、前記第２の配線は、周辺回路のクロック信号線又はビデオ信号線である。 （もっと読む）

【課題】例えば液晶装置等の電気光学装置において、表示領域ではポリシリコンからなる半導体層を形成すると共に周辺領域では平坦な単結晶シリコン膜からなる半導体層を形成する。
【解決手段】電気光学装置は、基板上に、表示領域に配列された複数の画素部と、表示領域の周辺に位置する周辺領域に配置されており、複数の画素部を駆動するための、第１単結晶シリコン膜からなるＳＯＩ（Silicon On Insulator）構造をなす第１半導体層及び該第１半導体層上にエピタキシャル成長により形成された第２単結晶シリコン膜からなる第２半導体層を有する半導体素子を含む駆動回路とを備える。 （もっと読む）

半導体装置の構造及び方法が提供される。デバイス（２０）は、とりわけ（ｉ）基板電流注入を減らすため、（ｉｉ）オン抵抗を減らすため、及び／又は（ｉｉｉ）基板への熱インピーダンスを減らすために、デバイスの表面から本体内に延び、かつ濃密ドープ多結晶半導体により充填されたトレンチ（５８）を含む。隔離型ＬＤＭＯＳでは、側方隔離壁（３２）（ソースに結合される）と埋め込み層（２４）との間の抵抗が低下し、基板注入電流が低減される。横形デバイスのドレイン又は縦形デバイスのコレクタに設けられる場合、ポリ充填トレンチは、ドレイン領域又はコレクタ領域を効果的に大きくするため、オン抵抗を下げる。酸化物隔離層上に形成されるデバイスでは、ポリ充填トレンチにより、望ましくはこの隔離層を貫通し、活性領域から基板への熱伝導が向上する。ポリ充填トレンチは、エッチング及び再充填により形成されると都合が良い。有効な面積の節約も得られる。
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【課題】 電気的特性が良好で、かつ、電気的特性のばらつきを抑制した結晶質半導体膜および前記結晶質半導体膜を容易に製造するための製造方法を提供する。
【解決手段】 本発明の結晶質半導体膜の製造方法は、多結晶半導体膜（１２０）を用意する工程と、多結晶半導体膜（１２０）の少なくとも一部の領域に所定の元素（１３０）を注入することにより、多結晶半導体膜（１２０）の結晶化率よりも低い結晶化率を有する非晶質化領域を多結晶半導体膜（１２０）の少なくとも一部の領域に形成する工程であって、所定のエネルギービーム（１５０）に対する非晶質化領域の吸収率が所定の方向に沿って連続的に変化するように所定の元素（１３０）を注入する、工程と、非晶質化領域に所定のエネルギービーム（１５０）を照射することにより、非晶質化領域を結晶化する工程とを包含する。 （もっと読む）

【課題】 極薄ＳＯＩベースのデュアルゲートＣＭＯＳキャパシタ及び製造方法を提供すること。
【解決手段】 デュアルゲートＣＭＯＳ構造体のための製造方法及びデバイスである。この構造体は、絶縁層（１００）内の第１プレート（１０６ａ−１０６ｄ）と、第１プレートに電気的に対応する絶縁層の上方の第２プレート（１１０ａ−１１０ｄ）とを含む。分離構造体（１０８ａ−１０８ｄ）が、第１プレートと第２プレートとの間にある。 （もっと読む）

半導体デバイスは、応力層（26’）、及び該応力層上の、積層された複数の層群を有する歪み超格子層（425’）を有する。より具体的には、歪み超格子層の各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体部分の結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを有する。
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【課題】液晶表示装置やＥＬ発光装置などの半導体装置において、今後のさらなる高精細化（画素数の増大）、小型化に伴う各表示画素ピッチの微細化、及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して複雑なゲート電極を形成する。また、マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記マルチゲート構造であるトップゲート型ＴＦＴとシングルゲート構造であるトップゲート型ＴＦＴを形成することができる。 （もっと読む）

【課題】半導体膜のチャネル領域の端部におけるゲート絶縁膜の段切れや薄膜化により生じる半導体膜とゲート電極とのショートやリーク電流を抑制する半導体装置および当該半導体装置の作製方法の提供を課題とする。
【解決手段】基板上に連続して設けられた半導体膜と、半導体膜の上方にゲート絶縁膜を介して設けられた導電膜と、導電膜と重ならない半導体膜に形成されたソース領域及びドレイン領域と、導電膜の下方に位置する半導体膜であってソース領域とドレイン領域の間に形成されたチャネル領域とを有する複数の薄膜トランジスタと、導電膜と重ならない半導体膜であってソース領域及びドレイン領域と隣接して設けられた不純物領域とを有し、導電膜をチャネル領域及びチャネル領域に隣接する半導体膜上に設ける構成とする。 （もっと読む）

【課題】
基板上に作製されるゲルマニウムまたはＳｉＧｅチャネルを有する、ｐ−チャネルＭＩＳＦＥＴおよびｎ−チャネルＭＩＳＦＥＴの両方を提供する。
【解決手段】
傾斜ＳｉＧｅチャネルまたはＧｅチャネルを有する、シリコン基板（５０２）上の自己整列ＭＩＳＦＥＴトランジスタ（５００Ｈ）。チャネル（５２６）は、ガスクラスタイオンビーム（５２４）照射を用いて形成され、従来のシリコンチャネルＭＩＳＦＥＴより高いチャネル移動度を提供する。上記トランジスタの製造方法は、ガスクラスタイオンビーム処理ステップで強化され、ＳｉＧｅまたはＧｅチャネルを形成する置換ゲート工程に基づく。該チャネルは、補足ステップであるガスクラスタイオンビーム処理によって、あるいは、増移動度チャネルと同時にドープすることもできる。 （もっと読む）

蓄積モードのマルチゲート・トランジスタ素子(1100)の構成が開示される。本素子は、短チャンネル効果、特にhiが軽減され、チャンネル領域、拡張領域、及び／又は、ソース(1104)／ドレイン(1106)領域に更に１つのタイプのドーパント材料が埋め込まれて、不所望の漏れ電流をもたらすチャンネル領域内の、導電パスの設定、及び、電子の蓄積を緩和するように構成される。 （もっと読む）

【課題】基板浮遊効果の抑制、およびオフリーク電流の低減化を、実用上充分なレベルで同時に達成すること
【解決手段】 絶縁体１２ｂ上の半導体層１２ｃに設けられたｐ型の素子形成領域１８にイオン注入された、ｎ型の第１ドーパントを、アニールにより活性化することで形成されたソース領域２０、ドレイン領域２２、およびボディ領域２４とを備える半導体装置を製造するにあたり、第１ドーパントのイオン注入に先立ち、（ａ）ボディ領域の形成予定領域内の領域であって、形成されるべきソースおよびドレイン領域との境界領域へのＡｒのイオン注入と、（ｂ）第１ドーパントの活性化のためのアニールよりも高温で、Ａｒのイオン注入により生じた結晶の欠陥を部分的に回復させるための高温アニールとを行う。 （もっと読む）

Ｐ型ドーピングの延長部（３０３）が埋込み酸化物層とＳＯＩ層との間に注入されているシリコン・オン・インシュレータ（ＳＯＩ）デバイスが開示される。この延長部は、従来技術のＳＯＩデバイスでは正常に動作できない条件の下で、ソース（３０９）がハンドラ・ウェハ（３０４）およびドレインよりも大幅に低い電圧でバイアスできるような寸法および形状になっている。
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【課題】 改善されたセル安定性及び性能を示すハイブリッド・バルクＳＯＩ ６Ｔ ＳＴＲＡＭセルを提供すること。
【解決手段】 本発明は、同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及びバルク−Ｓｉ領域内に配置された少なくとも１つの第２デバイスとを含む、６Ｔ−ＳＲＡＭ半導体構造体を提供する。ＳＯＩ領域は、絶縁層の上にシリコン層を有する。バルク−Ｓｉ領域はさらに、第２デバイスの下にあるウェル領域と、浮遊体効果を安定化させる、ウェル領域へのコンタクトとを含む。ウェル・コンタクトはまた、バルク−Ｓｉ領域内のＦＥＴの閾値電圧を制御して、ＳＯＩ領域のＦＥＴ及びバルク−Ｓｉ領域のＦＥＴの組み合わせから構築されたＳＲＡＭセルのパワー及び性能を最適化するためにも用いられる。 （もっと読む）

【課題】 高い耐圧を有し且つ低いオン抵抗を有するノーマリオン型の半導体素子を提供する。
【解決手段】 ゲート電極９のドレイン層６側の端部と、チャネル領域７とドレイン層６との間の接合面との間は、距離ｘ（ｘ＞０）がとられている。チャネル領域７は、ゲート電極９の直下の部分がチャネルとして機能し、右側の領域がドレイン層６の拡張領域として機能する。 （もっと読む）