【課題】ＴＦＴの活性層等に適用できる新規な非晶質酸化物を提供する。
【解決手段】非晶質酸化物が微結晶を含む、又は層厚方向に組成が変化していること、又は所定の材料を含むことを特徴とする。 （もっと読む）

【課題】高周波電力増幅用電界効果型半導体装置において、耐圧を確保しながらの小型化と高効率化の両立が困難になる。
【解決手段】高周波電力増幅用出力段LDMOSに、歪Siチャネルを用いることで更なる効率向上を実現する。更に、チャネル領域を有する歪Si層の膜厚、欠陥の不活性化、或いはフィールドプレート構造の最適化などによってリーク電流を低減しつつ最大限に効率を高める。 （もっと読む）

【課題】製造工程に新たな専用工程の追加を伴うことなく、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることのできる半導体装置およびその製造方法を提供する。
【解決手段】チャネルとなる不純物領域、すなわちチャネル領域Ｐ１１についてはこれを、ゲート電極１４の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、ドレインとなる不純物領域、すなわちドレイン領域Ｎ１２についてはこれを、配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布をもつものとする。さらに、チャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を設け、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成する。 （もっと読む）

【課題】本発明は、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型ＴＦＴを有する液晶表示装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な液晶表示装置の作製方法を提供する。更には、少ない原料でコスト削減が可能であり、且つ歩留まりが高い液晶表示装置の作製方法を提供する。
【解決手段】 本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜の結晶化を促進する触媒元素を有する層、非晶質半導体膜、及びドナー型元素又は希ガス元素を有する層を形成し加熱して、非晶質半導体膜を結晶化すると共に触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型ＴＦＴを形成する。 （もっと読む）

【課題】 リーク電流を効果的に低減し、電気特性の向上を図ることである。
【解決手段】 半導体装置は、半導体層４０と、半導体層４０の上方に設けられたゲート絶縁層５０と、ゲート絶縁層５０の上方に設けられたゲート電極６０と、半導体層４０におけるゲート電極６０から露出する領域に形成され、ソース領域又はドレイン領域を構成する第１の不純物領域７０，７２と、半導体層４０におけるゲート電極６０から露出する領域に形成され、第１の不純物領域７０，７２とは異なる導電型からなる第２の不純物領域８０，８２と、を含む。ゲート電極６０の少なくとも一方の端部６２は、半導体層４０の第１及び第２の端面４２，４４を被覆している。半導体層４０の第１の端面４２の一方に隣接して第１の不純物領域７０が配置され、半導体層４０の第１の端面４２の他方に隣接して第２の不純物領域８０が配置されている。 （もっと読む）

第１の結晶方位を有する基板１２と、この基板１２を覆う絶縁層４０を含む半導体デバイスが提供される。この絶縁層を覆って、複数のシリコン層１６、３０が形成される。第１シリコン層１６は、第１の結晶方位を有するシリコンを含み、第２シリコン層３０は、第２の結晶方位を有するシリコンを含む。加えて、基板１２と、この基板１２を覆うシリコン層１６と、基板１２とシリコン層１６と間に設けられた第１絶縁層１４を含むシリコン−オン−インシュレータ構造を提供する半導体デバイスを形成する方法が提供されている。シリコン層１６および第１絶縁層１４の一部を取り除くことでシリコン−オン−インシュレータ構造の第１領域を形成し、基板層１２の一部２４をさらす。選択的エピタキシャルシリコン３０は、開口部に成長される。開口部２２で成長されたシリコン３０に第２絶縁層４０が形成され、開口部２２で成長されたシリコン３０と基板１２との間に絶縁層４０が提供される。
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【課題】 トランジスタの信頼性の劣化を抑制しつつ、高電圧駆動を可能とするとともに高速化を図る。
【解決手段】 酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３上に第２単結晶半導体層５を形成し、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５の構成成分を第１単結晶半導体層３内に拡散させ、第１単結晶半導体層３の一部を第３単結晶半導体層７に変換した後、第１単結晶半導体層３上および第３単結晶半導体層７上に第４単結晶半導体層８を形成し、第３単結晶半導体層７上に配置された第４単結晶半導体層８上にゲート絶縁膜１１を形成するとともに、オフセットゲート層１５ｂおよびドレイン層１５ｃを第１単結晶半導体層３および第４単結晶半導体層８に形成する。 （もっと読む）

三次元フラッシュメモリアレイは、直列接続されたＮＡＮＤ列に電荷蓄積誘電体が配置された薄膜トランジスタを組込んで、４Ｆ２のメモリセルのレイアウトを達成する。各ＮＡＮＤ列はそれぞれ、グローバルビット線にＮＡＮＤ列の一方端を結合し、共有されたバイアスノードに他方端を結合するための２つのブロック選択デバイスを含む。ブロック内のＮＡＮＤ列の対は、同じグローバルビット線を共有する。メモリセルは、ブロック選択デバイスと同様に、好ましくはデプリーションモードのＳＯＮＯＳデバイスである。メモリセルは、デプリーションしきい値電圧付近にプログラミングされ得、ブロック選択デバイスは、デプリーションモードのしきい値電圧付近の電圧を有するプログラム状態に維持される。２つ以上の層上のＮＡＮＤ列は、１つの層上のグローバルビット線に接続され得、好ましくは、垂直方向の積層型ビアにより、ともに接続され得る。
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【課題】 犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法
【解決手段】 ゲート積層体（２９）と、ゲート積層体（２９）の側壁上に配置される１対の第１のスペーサ（３２）と、ゲート積層体（２９）の両側に配置され、それから第１の間隔を置かれる１対の半導体合金領域（３９）とを含む電界効果トランジスタ（ＦＥＴ）（１０）が提供される。ＦＥＴ（１０）のソース及びドレイン領域（２４）は少なくとも部分的に半導体合金領域（３９）内に配置され、１対の第１のスペーサ（３２）の対応するスペーサによってゲート積層体（２９）から、第１の間隔とは異なり得る第２の間隔を置かれる。ＦＥＴ（１０）はまた、第１のスペーサ（３２）の上に配置される第２のスペーサ（３４）と、少なくとも部分的に半導体合金領域（３９）の上に重なるシリサイド領域（４０）とを含むことができるが、ここでシリサイド領域（４０）は第１及び第２のスペーサ（３２、３４）によってゲート積層体（２９）から間隔を置かれる。 （もっと読む）

【課題】 信号遮断時の出力端子間容量Ｃｏｆｆを低減し、且つオン抵抗Ｒｏｎを低減化
したＳＯＩ構造の半導体装置及びそれを用いた光半導体リレー装置を実現する。
【解決手段】 パワーＭＩＳＦＥＴ２０は、第１のシリコン基板１の表面上にＢＯＸ層（
酸化膜層）２が形成され、このＢＯＸ層２の表面上にＮ^＋ソース層７、Ｐ層６、低不純物
濃度オフセット層５、Ｎ^＋ドレイン層８が設けられている。このＰ層６上には、ゲート絶
縁膜９を介して第１のゲート電極１０が設けられている。そして、第１のシリコン基板１
の裏面には、Ｐ層６に対向してＢＯＸ層２をゲート絶縁膜とする第２のゲート電極１５が
設けられている。 （もっと読む）

【課題】 データ保持時間が十分に長く、高い歩留まりが得られるＦＢＣの形成を可能とする半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１１０、半導体基板上に絶縁膜１２０を介して形成され単結晶構造を有する第１導電型半導体層１３０、半導体層１３０に形成された第２導電型ソース領域１３２、ドレイン領域１３４、ソース・ドレイン領域の間に形成されフローティング状態にある第１導電型ボディ領域１３６、ボディ領域の表面中央部上に絶縁膜１４０を介して形成されたゲート電極を有する複数のトランジスタと、各トランジスタの隣接するもの同士のボディ領域を素子分離する素子分離絶縁膜２１１、ゲート電極を共通接続するワード線ＷＬ、ドレイン領域に電気的に接続されたビット線ＢＬ、ソース領域に電気的に接続されたソース線ＳＬを備え、ボディ領域１３６が絶縁膜１４０と接触する面積は、ボディ領域１３６が絶縁膜１２０と接触する面積より小さいことを特徴とする。 （もっと読む）

自己バイアス半導体スイッチを供給することで、個々のアクティブコンポーネント数を減らしたＳＲＡＭセル（４５０）を実現することができる。特定の実施形態では、自己バイアス半導体デバイスを、ダブルチャネル電界効果トランジスタ（４００）の形式で与えることができる。このトランジスタは、トランジスタ数が６つ未満の、また、好ましい実施形態では、わずか２つの個々のトランジスタ素子を備えたＳＲＡＭセル（４５０）の形成を可能にする。
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【課題】分子スケールの発光デバイスを提供する。
【解決手段】本発明の発光デバイスは、ゲート電極（１０１）と、電気刺激によって発光する分子を含み、その分子がゲート電極（１０１）の有効範囲内に配置されているチャネル（１０３）と、チャネルの第１の端部に結合され、チャネルに電子を注入するソース（１０４）と、チャネルの第２の端部に結合され、チャネルにホールを注入するドレイン（１０５）とを備える。
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横型絶縁ゲートバイポーラＰＭＯＳ装置（２０ｂ）は、半導体基板（２２）と、埋め込み絶縁層（２４）と、埋め込み絶縁層上のＳＯＩ層内に、ｐ導電型のソース領域を有する横型ＰＭＯＳトランジスタ装置とを含む。ｎ導電型の横方向ドリフト領域（３２）が本体領域（３０）近傍に設けられ、ｐ導電型のドレイン領域がドリフト領域により本体領域から横方向に分離されて設けられている。ｎ導電型ドレイン領域（３４ｂ）が、ｐ反転バッファ内に挿入されたシャローｎ型コンタクト表面領域として形成される。動作中にチャネル領域が形成され、本体領域（３０）近傍の横方向ドリフト領域（３２）の一部分の上部に延在する本体領域（３０）の一部分の上部にゲート電極（３６）が設けられている。ゲート電極（３６）は絶縁領域（３８）により本体領域（３０）とドリフト領域（３２）とから絶縁されている。
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【課題】 本発明は、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 半導体基板上に第１の絶縁膜を介して形成された凸型形状の半導体層と、第１の絶縁膜上に形成され、半導体層の底部から所定の高さまで埋没する程度の膜厚を有する絶縁膜と、半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、半導体層内において、ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域とを備えることを特徴とする。 （もっと読む）

【課題】剥離用物質を注入して半導体層を薄膜化すると共に、半導体デバイス部に対する剥離用物質による悪影響を排除する。
【解決手段】半導体装置Ｓの製造方法は、半導体層２０の表面に絶縁層であるゲート酸化膜４を形成する絶縁層形成工程と、半導体層２０に対し、半導体層における上記剥離用物質の移動を抑止するためのホウ素イオンを注入し、該半導体層２０に拡散抑止層３５を形成する拡散抑止層形成工程と、拡散抑止層３５のホウ素を加熱して活性化させる活性化工程と、半導体層２０に水素イオンを注入し、半導体層２０の領域のうち拡散抑止層３５を介してゲート酸化膜４と反対側の領域に剥離層３６を形成する剥離層形成工程と、半導体層２０のゲート酸化膜４側にガラス基板１８を貼り合わせる貼り合わせ工程と、半導体層２０を熱処理することにより、半導体層２０を剥離層３６に沿って分割する分割工程とを備えている。 （もっと読む）

半導体形成プロセスでは、ゲート電極（１０）を基板（１０８）の上に形成する。第１シリコン窒化膜スペーサ（１２２）をゲート電極の側壁に隣接するように形成し、そして次に、使い捨てシリコン窒化膜スペーサ（１３０）をオフセットスペーサに隣接するように形成する。次に、使い捨てスペーサ（１３０）の境界によって画定される隆起ソース／ドレイン構造（１３２）をエピタキシャル成長により形成する。次に、使い捨てスペーサ（１３０）を除去して、ゲート電極（１１０）の近位に位置する基板を露出させ、そしてハロイオン注入（１４０）及びエクステンションイオン注入（１４２）のようなシャロージャンクションイオン注入を、ゲート電極の近位に位置する露出基板に行なう。取り替えスペーサ（１３６）を、使い捨てスペーサ（１３０）が形成されていた領域とほぼ同じ領域に形成し、そしてソース／ドレインイオン注入（１４０）を行なって、ソース／ドレイン不純物分布を隆起ソース／ドレイン（１３２）に形成する。ゲート電極（１１０）は被覆窒化シリコンキャップ層（１４４）を含むことができ、そして第１シリコン窒化膜スペーサ（１２２）はキャップ層（１４４）とコンタクトしてポリシリコンゲート電極（１１０）を窒化シリコンで取り囲むことができる。
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異なるスペーサ絶縁領域幅を有するＰチャネルトランジスタ（８２３）とＮチャネルトランジスタ（８２１）とを備えた集積回路が開示されている。一実施形態において、Ｎチャネルトランジスタのスペーサ絶縁領域幅がＰチャネルトランジスタのスペーサ絶縁領域幅よりも小さくなるようにＰチャネル領域（１１５）をマスクしている間に、Ｎチャネルトランジスタの外側壁スペーサ（３２１）は除去される。また、Ｐチャネルソース／ドレインシリサイド領域（８０９）がＰチャネルトランジスタのゲート（１１９）に対して配置されるよりも、Ｎチャネルトランジスタのドレイン／ソースシリサイド領域（８０５）はＮチャネルトランジスタのゲート（１１７）に対してより近い位置に配置される。Ｐチャネルトランジスタのスペーサ絶縁幅をより大きくし、ソース／ドレインシリサイド領域とゲートとの間の距離をより大きくすることにより、Ｎチャネルトランジスタのチャネル領域の応力に対しＰチャネルトランジスタのチャネル領域の相対圧縮応力を増大させた結果、Ｐチャネルトランジスタの性能が向上する。
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横方向薄膜シリコン−オン−インシュレータ（ＳＯＩ）デバイスにおいて、フィールドプレートは、パッケージ及び表面電荷効果からデバイスを保護するために横方向ドリフト領域に亘って実質的に延在するように設けられている。特に、フィールドプレートは、シリコンドリフト領域にドーピング量勾配により形成される横方向電界分布を呈するように、スペーシングにより相互に横方向において絶縁される複数の金属領域からなる層を備えている。
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