半導体装置及びその製造方法
【課題】 本発明は、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 半導体基板上に第1の絶縁膜を介して形成された凸型形状の半導体層と、第1の絶縁膜上に形成され、半導体層の底部から所定の高さまで埋没する程度の膜厚を有する絶縁膜と、半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、半導体層内において、ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域とを備えることを特徴とする。
【解決手段】 半導体基板上に第1の絶縁膜を介して形成された凸型形状の半導体層と、第1の絶縁膜上に形成され、半導体層の底部から所定の高さまで埋没する程度の膜厚を有する絶縁膜と、半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、半導体層内において、ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、半導体集積回路では、低消費電力化や動作速度の高速化などの要求に伴って、低電源電圧化や素子の微細化が求められている。そこで、従来のプレーナ型(平面型)素子と比較して、短チャネル効果の抑制、低サブスレッショルド係数(スイッチング特性に優れていること)、高移動度などの利点を有する3次元構造素子が開発されている。
【0003】
かかる3次元素子としては、いわゆる縦型ダブルゲート構造のMISFET(metal insulator semiconductor field effect transistor)が開発されており、なかでも、半導体層がフィン(Fin)状に形成されたMISFETは、FinFETと呼ばれている。
【0004】
このFinFETでは、半導体基板上に埋め込み絶縁膜を介して凸型形状の半導体層が形成され、この半導体層の両側面にはゲート電極が当該半導体層をまたぐように形成されている。
【0005】
またFinFETでは、半導体層のうち、ゲート電極に囲まれた領域には、チャネル領域が形成されると共に、半導体層内におけるチャネル領域の両側には、ソース領域及びドレイン領域が当該チャネル領域を挟むように形成されている。
【0006】
ところで、FinFETの製造工程では、半導体基板上に埋め込み絶縁膜を介して積層された半導体層をエッチングして、凸型形状の半導体層を形成した後に、洗浄処理のためのウエットエッチングを行うようになされている。
【0007】
かかるウエットエッチングは、どの方向にも同じだけ腐食が進行する等方性エッチングであるため、エッチング溶液が凸型形状の半導体層の底部周辺にまで回り込み、埋め込み絶縁膜の深さ方向だけでなく横方向にもエッチングが進行する。
【0008】
よって、ウエットエッチングを行った後、ゲート電極材を堆積してゲート電極を形成すると、半導体層の底部周辺のエッチングされた領域にゲート電極材が回り込んでゲート電極が形成される。
【0009】
このように製造されたFinFETでは、半導体層底部のコーナ部付近に、ゲート電極からの電界が集中することにより、当該コーナ部付近に寄生トランジスタ動作の問題が生じる。また、かかるFinFETでは、ゲート電極が、ゲート絶縁膜を介して半導体層に形成されるソース領域及びドレイン領域と接触するため、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量が増大するという問題が生じる。
【0010】
以下、FinFETの製造方法に関する文献名を記載する。
【特許文献1】特開2001−77364号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に、第1の絶縁膜を介して形成された半導体層にマスク材を堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記第1の絶縁膜及び前記マスク材上に第2の絶縁膜を堆積し、前記マスク材をマスクとして、前記第2の絶縁膜をエッチバックすることにより、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第2の絶縁膜を形成するステップと、
前記第2の絶縁膜に等方性エッチングを行うステップと、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材をパターニングすることにより、前記半導体層の側面のうち、前記チャネル領域を流れる電流の方向と略平行に形成されている各側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層の側面のうち、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする。
【0013】
また本発明の一態様による半導体装置は、
半導体基板上に第1の絶縁膜を介して形成された凸型形状の半導体層と、
前記第1の絶縁膜上に形成され、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する絶縁膜と、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域と
を備えることを特徴とする。
【発明の効果】
【0014】
本発明の半導体装置及びその製造方法によれば、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
図1〜図12に、本発明の実施の形態によるFinFETの製造方法を示す。まず、半導体基板10上に、埋め込み絶縁膜20及び半導体層30が順次積層されたSOI(Silicon on Insulator)基板40を用意する。なお、半導体基板10及び半導体層30は、例えば単結晶シリコンからなる。
【0017】
図1に示すように、CVD(Chemical Vapor Deposition)法などによって、SOI基板40上に例えばシリコン酸化膜及びシリコン窒化膜の積層構造からなるマスク材50を堆積する。
【0018】
図2及び当該図2中のA−A線に沿う縦断面図である図3に示すように、リソグラフィ及びRIE(Reactive Ion Etching)によって、マスク材50及び半導体層30を順次パターニングすることにより、埋め込み絶縁膜20上に凸型形状の半導体層60及びマスク材70を形成すると共に、当該半導体層60に2本のフィン60A及び60Bを形成する。
【0019】
なお、本実施の形態の場合、半導体層30をエッチングする際、オーバエッチングによって、埋め込み絶縁膜20の上部が若干エッチングされるが、ジャストエッチングされる場合であっても良い。
【0020】
図4に示すように、CVD法などによって例えばシリコン酸化膜からなる絶縁膜80を堆積し、図5に示すように、マスク材70をストッパとして、CMP(Chemical Mechanical Polishing)法によって絶縁膜80を平坦化する。
【0021】
図6に示すように、絶縁膜80を選択的にエッチバックして、当該絶縁膜80を所望の膜厚にすることにより、半導体層60の上部を露出させる。
【0022】
この絶縁膜80の膜厚は、半導体層60の高さの1/5程度であり、例えば半導体層60の高さが約100nmのとき、絶縁膜80の膜厚は20〜30nmになるように形成される。なお絶縁膜80の膜厚は、少なくとも、埋め込み絶縁膜20をオーバエッチングした量よりも厚くなるように形成される。
【0023】
この後、洗浄処理のためのウエットエッチングを行うが、本実施の形態の場合、半導体層60の下部付近に絶縁膜80を形成したことにより、等方性エッチングであるウエットエッチングを行っても、絶縁膜80が若干エッチングされるだけで、エッチング溶液が半導体層60の底部に回り込むことを回避することができる。従って、ウエットエッチングを行った後、ゲート電極材を堆積しても、半導体層60の底部周辺の領域にゲート電極材が回り込むことを回避することができる。
【0024】
図7、当該図7中のA−A線に沿う縦断面図である図8及び当該図7中のB−B線に沿う横断面図である図9に示すように、半導体層60のうち、チャネル領域90A及び90Bとなる領域の下部に、例えばヒ素、ボロン、イリジウム、リンなどの不純物をイオン注入することにより、チャネル領域90A及び90Bのうち、絶縁膜80に囲まれた下部の領域90AU及び90BUの不純物濃度を高くする。
【0025】
チャネル領域90A及び90Bのうち、絶縁膜80に囲まれた下部の領域90AU及び90BUは、後に形成されるゲート電極110から離れているため、ゲート電極110の制御が弱く、パンチスルーし易くなるが、不純物濃度を高くすることにより、当該パンチスルーを抑制することができる。
【0026】
そして、半導体層60のフィン60A及び60Bのうち、チャネル領域90A及び90B付近の各側面に、それぞれ所望の膜厚のゲート絶縁膜100A〜100Dを形成する。このゲート絶縁膜100A〜100Dの膜厚は、1〜5nmになるように形成される。
【0027】
CVD法などによってゲート電極材としてのポリシリコン膜を堆積し、CMP法によってポリシリコン膜を平坦化した後、リソグラフィ及びRIEによってポリシリコン膜をパターニングすることにより、ゲート電極110を形成する。
【0028】
なお、ゲート電極材としては金属を使用しても良く、この場合、ゲート電極の空乏化が生じないため、駆動電流を向上させることができる。
【0029】
このゲート電極110をマスクとして、半導体層60と逆導電型の不純物を、斜め方向から半導体層60内にイオン注入することにより、半導体層60のフィン60Aのうち、チャネル領域90Aの両側にソースエクステンション領域120Aとドレインエクステンション領域130Aを形成すると共に、フィン60Bのうち、チャネル領域90Bの両側にソースエクステンション領域120Bとドレインエクステンション領域130Bを形成する。
【0030】
図10、当該図10中のA−A線に沿う縦断面図である図11及び当該図10中のB−B線に沿う横断面図である図12に示すように、例えばシリコン窒化膜からなる絶縁膜を堆積した後、RIEによってゲート電極110及び半導体層60の側面に側壁絶縁膜135を形成すると共に、半導体層60のうち、ソース領域140及びドレイン領域150となる領域上に形成されているマスク材70を取り除く。
【0031】
ゲート電極110及び側壁絶縁膜135をマスクとして、所定の不純物を半導体層60内にイオン注入することにより、ソース領域140及びドレイン領域150を形成する。ニッケル(Ni)、コバルト(Co)、チタン(Ti)などの金属膜を堆積し、熱処理を行うことにより、ゲート電極110並びに半導体層60のソース領域140及びドレイン領域150の表面部分に、寄生抵抗を低減するための金属シリサイド膜160A〜160Cを形成する。その後、図示しない層間絶縁膜及びコンタクトプラグを順次形成して配線を行うことにより、FinFET200を製造する。
【0032】
以上の方法により製造されたFinFET200は、図10、図11及び図12に示すように、半導体基板10の表面上に埋め込み絶縁膜20が形成され、当該埋め込み絶縁膜20上には、2本のフィン60A及び60Bを有する半導体層60が形成されると共に、当該半導体層60の下部が埋没するように絶縁膜80が形成されている。
【0033】
半導体層60が有するフィン60A及び60Bの中央部付近には、チャネル領域90A及び90Bが形成され、当該チャネル領域90A及び90Bのうち、絶縁膜80に囲まれた下部の領域90AU及び90BUには、不純物が導入され、不純物濃度が高くなっている。
【0034】
チャネル領域90A及び90Bは、当該チャネル領域90A及び90Bが完全に空乏化している完全空乏型素子として動作する程度の狭い幅(ゲート絶縁膜100A及び100B(100C及び100D)の間隔)によって形成されている。具体的には、チャネル領域90A及び90Bの幅WFinが、ゲート長Lgより小さくなるように形成され、これにより低サブスレッショルド係数、高移動度、低接合リーク電流に優れたFinFET200を実現することができる。
【0035】
また半導体層60のフィン60A内において、チャネル領域90Aの両側には、ソースエクステンション領域120Aとドレインエクステンション領域130Aが当該チャネル領域90Aを挟むように形成されると共に、フィン60B内において、チャネル領域90Bの両側にはソースエクステンション領域120Bとドレインエクステンション領域130Bが当該チャネル領域90Bを挟むように形成されている。
【0036】
さらに半導体層60内には、フィン60A及び60Bを挟むように、ソース領域140及びドレイン領域150が形成され、ソース領域140は、ソースエクステンション領域120A及び120Bに隣接すると共に、ドレイン領域150は、ドレインエクステンション領域130A及び130Bに隣接する。
【0037】
半導体層60が有するフィン60A及び60Bのうち、チャネル領域90A及び90B付近の両側面には、ゲート絶縁膜100A〜100Dが形成されると共に、当該フィン60A及び60Bの上面には、マスク材70A及び70Bが形成されている。
【0038】
なお、マスク材70A及び70Bの膜厚は、ゲート絶縁膜100A〜100Dより厚く形成されている。従って、半導体層60のうち、マスク材70A及び70Bに隣接する上面は常にオフ状態になるため、チャネルとして機能せず、フィン60A及び60Bのうち、チャネル領域90A及び90Bのコーナ部における寄生トランジスタ動作を防止することができる。また、マスク材70A及び70Bは、CMP法によって絶縁膜80を平坦化する際のストッパとなり、若干エッチングされることから、当該エッチング量を予め考慮した膜厚にする必要がある。
【0039】
フィン60A及び60Bそれぞれの両側面及び上面には、ゲート絶縁膜100A〜100D並びにマスク材70A及び70Bを介してゲート電極110が当該フィン60A及び60Bをまたぐように形成されている。
【0040】
なお、ゲート電極110及び半導体層60の側面には、側壁絶縁膜135が形成されると共に、ゲート電極110並びに半導体層60のソース領域140及びドレイン領域150の表面部分には、金属シリサイド膜160A〜160Cが形成されている。
【0041】
このように本実施の形態では、洗浄処理のためのウエットエッチングを行う前に、半導体層60の下部が埋もれる程度の膜厚を有する絶縁膜80を埋め込み絶縁膜20上に予め形成することにより、ウエットエッチングを行っても、絶縁膜80が若干エッチングされるだけで、エッチング溶液が半導体層60の底部に回り込むことを回避することができる。
【0042】
従って、ウエットエッチングを行った後、ゲート電極材を堆積してゲート電極110を形成しても、半導体層60の底部周辺の領域にゲート電極材が回り込んでゲート電極110が形成されることを回避することができ、これにより半導体層60底部のコーナ部における寄生トランジスタ動作や、ゲート電極110とソース領域140及びドレイン領域150との間におけるリーク電流及び容量の増大を防止することができる。
【0043】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば半導体層60に形成するフィンの数は2本である必要はなく、1本のみのフィンを形成しても良く、又は3本以上の複数のフィンを形成しても良い。
【0044】
また上述の実施の形態においては、半導体層60のフィン60A及び60Bの側面のうち、チャネル領域90A及び90B付近の各側面及び上面に、コ字状のゲート電極110を、当該半導体層60をまたぐように形成した場合について述べたが、本発明はこれに限らず、例えばフィンが1本の場合には、半導体層60の上面にゲート電極を形成せずに、半導体層60のフィンの両側面のみに独立したゲート電極を形成しても良い。この場合、フィンの両側に位置する2つのゲート電極に、それぞれ異なる電圧を印可することができ、その際、一方のゲート電極に印可する電圧によって閾値電圧を調整し得る。
【0045】
また上述の実施の形態においては、シリコン層60のチャネル領域90A及び90Bとソース領域140及びドレイン領域150とが同一の高さによって形成されている場合について述べたが、本発明はこれに限らず、側壁絶縁膜135を形成してマスク材70を取り除いた後、エピタキシャル成長を行うことにより、ソース領域140及びドレイン領域150がチャネル領域90A及び90Bより高くなるように形成しても良く、この場合、ソース領域140及びドレイン領域150の寄生抵抗を低減することができる。
【図面の簡単な説明】
【0046】
【図1】本発明の実施の形態によるFinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図2】同FinFETを製造する方法における工程別素子の斜視図である。
【図3】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図4】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図5】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図6】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図7】同FinFETを製造する方法における工程別素子の斜視図である。
【図8】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図9】同FinFETを製造する方法における工程別素子の断面構造を示す横断面図である。
【図10】同FinFETを製造する方法における工程別素子の斜視図である。
【図11】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図12】同FinFETを製造する方法における工程別素子の断面構造を示す横断面図である。
【符号の説明】
【0047】
10 半導体基板
20 埋め込み絶縁膜
30、60 半導体層
50、70 マスク材
80 絶縁膜
90 チャネル領域
100 ゲート絶縁膜
110 ゲート電極
120 ソースエクステンション領域
130 ドレインエクステンション領域
140 ソース領域
150 ドレイン領域
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、半導体集積回路では、低消費電力化や動作速度の高速化などの要求に伴って、低電源電圧化や素子の微細化が求められている。そこで、従来のプレーナ型(平面型)素子と比較して、短チャネル効果の抑制、低サブスレッショルド係数(スイッチング特性に優れていること)、高移動度などの利点を有する3次元構造素子が開発されている。
【0003】
かかる3次元素子としては、いわゆる縦型ダブルゲート構造のMISFET(metal insulator semiconductor field effect transistor)が開発されており、なかでも、半導体層がフィン(Fin)状に形成されたMISFETは、FinFETと呼ばれている。
【0004】
このFinFETでは、半導体基板上に埋め込み絶縁膜を介して凸型形状の半導体層が形成され、この半導体層の両側面にはゲート電極が当該半導体層をまたぐように形成されている。
【0005】
またFinFETでは、半導体層のうち、ゲート電極に囲まれた領域には、チャネル領域が形成されると共に、半導体層内におけるチャネル領域の両側には、ソース領域及びドレイン領域が当該チャネル領域を挟むように形成されている。
【0006】
ところで、FinFETの製造工程では、半導体基板上に埋め込み絶縁膜を介して積層された半導体層をエッチングして、凸型形状の半導体層を形成した後に、洗浄処理のためのウエットエッチングを行うようになされている。
【0007】
かかるウエットエッチングは、どの方向にも同じだけ腐食が進行する等方性エッチングであるため、エッチング溶液が凸型形状の半導体層の底部周辺にまで回り込み、埋め込み絶縁膜の深さ方向だけでなく横方向にもエッチングが進行する。
【0008】
よって、ウエットエッチングを行った後、ゲート電極材を堆積してゲート電極を形成すると、半導体層の底部周辺のエッチングされた領域にゲート電極材が回り込んでゲート電極が形成される。
【0009】
このように製造されたFinFETでは、半導体層底部のコーナ部付近に、ゲート電極からの電界が集中することにより、当該コーナ部付近に寄生トランジスタ動作の問題が生じる。また、かかるFinFETでは、ゲート電極が、ゲート絶縁膜を介して半導体層に形成されるソース領域及びドレイン領域と接触するため、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量が増大するという問題が生じる。
【0010】
以下、FinFETの製造方法に関する文献名を記載する。
【特許文献1】特開2001−77364号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に、第1の絶縁膜を介して形成された半導体層にマスク材を堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記第1の絶縁膜及び前記マスク材上に第2の絶縁膜を堆積し、前記マスク材をマスクとして、前記第2の絶縁膜をエッチバックすることにより、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第2の絶縁膜を形成するステップと、
前記第2の絶縁膜に等方性エッチングを行うステップと、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材をパターニングすることにより、前記半導体層の側面のうち、前記チャネル領域を流れる電流の方向と略平行に形成されている各側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層の側面のうち、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする。
【0013】
また本発明の一態様による半導体装置は、
半導体基板上に第1の絶縁膜を介して形成された凸型形状の半導体層と、
前記第1の絶縁膜上に形成され、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する絶縁膜と、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域と
を備えることを特徴とする。
【発明の効果】
【0014】
本発明の半導体装置及びその製造方法によれば、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
図1〜図12に、本発明の実施の形態によるFinFETの製造方法を示す。まず、半導体基板10上に、埋め込み絶縁膜20及び半導体層30が順次積層されたSOI(Silicon on Insulator)基板40を用意する。なお、半導体基板10及び半導体層30は、例えば単結晶シリコンからなる。
【0017】
図1に示すように、CVD(Chemical Vapor Deposition)法などによって、SOI基板40上に例えばシリコン酸化膜及びシリコン窒化膜の積層構造からなるマスク材50を堆積する。
【0018】
図2及び当該図2中のA−A線に沿う縦断面図である図3に示すように、リソグラフィ及びRIE(Reactive Ion Etching)によって、マスク材50及び半導体層30を順次パターニングすることにより、埋め込み絶縁膜20上に凸型形状の半導体層60及びマスク材70を形成すると共に、当該半導体層60に2本のフィン60A及び60Bを形成する。
【0019】
なお、本実施の形態の場合、半導体層30をエッチングする際、オーバエッチングによって、埋め込み絶縁膜20の上部が若干エッチングされるが、ジャストエッチングされる場合であっても良い。
【0020】
図4に示すように、CVD法などによって例えばシリコン酸化膜からなる絶縁膜80を堆積し、図5に示すように、マスク材70をストッパとして、CMP(Chemical Mechanical Polishing)法によって絶縁膜80を平坦化する。
【0021】
図6に示すように、絶縁膜80を選択的にエッチバックして、当該絶縁膜80を所望の膜厚にすることにより、半導体層60の上部を露出させる。
【0022】
この絶縁膜80の膜厚は、半導体層60の高さの1/5程度であり、例えば半導体層60の高さが約100nmのとき、絶縁膜80の膜厚は20〜30nmになるように形成される。なお絶縁膜80の膜厚は、少なくとも、埋め込み絶縁膜20をオーバエッチングした量よりも厚くなるように形成される。
【0023】
この後、洗浄処理のためのウエットエッチングを行うが、本実施の形態の場合、半導体層60の下部付近に絶縁膜80を形成したことにより、等方性エッチングであるウエットエッチングを行っても、絶縁膜80が若干エッチングされるだけで、エッチング溶液が半導体層60の底部に回り込むことを回避することができる。従って、ウエットエッチングを行った後、ゲート電極材を堆積しても、半導体層60の底部周辺の領域にゲート電極材が回り込むことを回避することができる。
【0024】
図7、当該図7中のA−A線に沿う縦断面図である図8及び当該図7中のB−B線に沿う横断面図である図9に示すように、半導体層60のうち、チャネル領域90A及び90Bとなる領域の下部に、例えばヒ素、ボロン、イリジウム、リンなどの不純物をイオン注入することにより、チャネル領域90A及び90Bのうち、絶縁膜80に囲まれた下部の領域90AU及び90BUの不純物濃度を高くする。
【0025】
チャネル領域90A及び90Bのうち、絶縁膜80に囲まれた下部の領域90AU及び90BUは、後に形成されるゲート電極110から離れているため、ゲート電極110の制御が弱く、パンチスルーし易くなるが、不純物濃度を高くすることにより、当該パンチスルーを抑制することができる。
【0026】
そして、半導体層60のフィン60A及び60Bのうち、チャネル領域90A及び90B付近の各側面に、それぞれ所望の膜厚のゲート絶縁膜100A〜100Dを形成する。このゲート絶縁膜100A〜100Dの膜厚は、1〜5nmになるように形成される。
【0027】
CVD法などによってゲート電極材としてのポリシリコン膜を堆積し、CMP法によってポリシリコン膜を平坦化した後、リソグラフィ及びRIEによってポリシリコン膜をパターニングすることにより、ゲート電極110を形成する。
【0028】
なお、ゲート電極材としては金属を使用しても良く、この場合、ゲート電極の空乏化が生じないため、駆動電流を向上させることができる。
【0029】
このゲート電極110をマスクとして、半導体層60と逆導電型の不純物を、斜め方向から半導体層60内にイオン注入することにより、半導体層60のフィン60Aのうち、チャネル領域90Aの両側にソースエクステンション領域120Aとドレインエクステンション領域130Aを形成すると共に、フィン60Bのうち、チャネル領域90Bの両側にソースエクステンション領域120Bとドレインエクステンション領域130Bを形成する。
【0030】
図10、当該図10中のA−A線に沿う縦断面図である図11及び当該図10中のB−B線に沿う横断面図である図12に示すように、例えばシリコン窒化膜からなる絶縁膜を堆積した後、RIEによってゲート電極110及び半導体層60の側面に側壁絶縁膜135を形成すると共に、半導体層60のうち、ソース領域140及びドレイン領域150となる領域上に形成されているマスク材70を取り除く。
【0031】
ゲート電極110及び側壁絶縁膜135をマスクとして、所定の不純物を半導体層60内にイオン注入することにより、ソース領域140及びドレイン領域150を形成する。ニッケル(Ni)、コバルト(Co)、チタン(Ti)などの金属膜を堆積し、熱処理を行うことにより、ゲート電極110並びに半導体層60のソース領域140及びドレイン領域150の表面部分に、寄生抵抗を低減するための金属シリサイド膜160A〜160Cを形成する。その後、図示しない層間絶縁膜及びコンタクトプラグを順次形成して配線を行うことにより、FinFET200を製造する。
【0032】
以上の方法により製造されたFinFET200は、図10、図11及び図12に示すように、半導体基板10の表面上に埋め込み絶縁膜20が形成され、当該埋め込み絶縁膜20上には、2本のフィン60A及び60Bを有する半導体層60が形成されると共に、当該半導体層60の下部が埋没するように絶縁膜80が形成されている。
【0033】
半導体層60が有するフィン60A及び60Bの中央部付近には、チャネル領域90A及び90Bが形成され、当該チャネル領域90A及び90Bのうち、絶縁膜80に囲まれた下部の領域90AU及び90BUには、不純物が導入され、不純物濃度が高くなっている。
【0034】
チャネル領域90A及び90Bは、当該チャネル領域90A及び90Bが完全に空乏化している完全空乏型素子として動作する程度の狭い幅(ゲート絶縁膜100A及び100B(100C及び100D)の間隔)によって形成されている。具体的には、チャネル領域90A及び90Bの幅WFinが、ゲート長Lgより小さくなるように形成され、これにより低サブスレッショルド係数、高移動度、低接合リーク電流に優れたFinFET200を実現することができる。
【0035】
また半導体層60のフィン60A内において、チャネル領域90Aの両側には、ソースエクステンション領域120Aとドレインエクステンション領域130Aが当該チャネル領域90Aを挟むように形成されると共に、フィン60B内において、チャネル領域90Bの両側にはソースエクステンション領域120Bとドレインエクステンション領域130Bが当該チャネル領域90Bを挟むように形成されている。
【0036】
さらに半導体層60内には、フィン60A及び60Bを挟むように、ソース領域140及びドレイン領域150が形成され、ソース領域140は、ソースエクステンション領域120A及び120Bに隣接すると共に、ドレイン領域150は、ドレインエクステンション領域130A及び130Bに隣接する。
【0037】
半導体層60が有するフィン60A及び60Bのうち、チャネル領域90A及び90B付近の両側面には、ゲート絶縁膜100A〜100Dが形成されると共に、当該フィン60A及び60Bの上面には、マスク材70A及び70Bが形成されている。
【0038】
なお、マスク材70A及び70Bの膜厚は、ゲート絶縁膜100A〜100Dより厚く形成されている。従って、半導体層60のうち、マスク材70A及び70Bに隣接する上面は常にオフ状態になるため、チャネルとして機能せず、フィン60A及び60Bのうち、チャネル領域90A及び90Bのコーナ部における寄生トランジスタ動作を防止することができる。また、マスク材70A及び70Bは、CMP法によって絶縁膜80を平坦化する際のストッパとなり、若干エッチングされることから、当該エッチング量を予め考慮した膜厚にする必要がある。
【0039】
フィン60A及び60Bそれぞれの両側面及び上面には、ゲート絶縁膜100A〜100D並びにマスク材70A及び70Bを介してゲート電極110が当該フィン60A及び60Bをまたぐように形成されている。
【0040】
なお、ゲート電極110及び半導体層60の側面には、側壁絶縁膜135が形成されると共に、ゲート電極110並びに半導体層60のソース領域140及びドレイン領域150の表面部分には、金属シリサイド膜160A〜160Cが形成されている。
【0041】
このように本実施の形態では、洗浄処理のためのウエットエッチングを行う前に、半導体層60の下部が埋もれる程度の膜厚を有する絶縁膜80を埋め込み絶縁膜20上に予め形成することにより、ウエットエッチングを行っても、絶縁膜80が若干エッチングされるだけで、エッチング溶液が半導体層60の底部に回り込むことを回避することができる。
【0042】
従って、ウエットエッチングを行った後、ゲート電極材を堆積してゲート電極110を形成しても、半導体層60の底部周辺の領域にゲート電極材が回り込んでゲート電極110が形成されることを回避することができ、これにより半導体層60底部のコーナ部における寄生トランジスタ動作や、ゲート電極110とソース領域140及びドレイン領域150との間におけるリーク電流及び容量の増大を防止することができる。
【0043】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば半導体層60に形成するフィンの数は2本である必要はなく、1本のみのフィンを形成しても良く、又は3本以上の複数のフィンを形成しても良い。
【0044】
また上述の実施の形態においては、半導体層60のフィン60A及び60Bの側面のうち、チャネル領域90A及び90B付近の各側面及び上面に、コ字状のゲート電極110を、当該半導体層60をまたぐように形成した場合について述べたが、本発明はこれに限らず、例えばフィンが1本の場合には、半導体層60の上面にゲート電極を形成せずに、半導体層60のフィンの両側面のみに独立したゲート電極を形成しても良い。この場合、フィンの両側に位置する2つのゲート電極に、それぞれ異なる電圧を印可することができ、その際、一方のゲート電極に印可する電圧によって閾値電圧を調整し得る。
【0045】
また上述の実施の形態においては、シリコン層60のチャネル領域90A及び90Bとソース領域140及びドレイン領域150とが同一の高さによって形成されている場合について述べたが、本発明はこれに限らず、側壁絶縁膜135を形成してマスク材70を取り除いた後、エピタキシャル成長を行うことにより、ソース領域140及びドレイン領域150がチャネル領域90A及び90Bより高くなるように形成しても良く、この場合、ソース領域140及びドレイン領域150の寄生抵抗を低減することができる。
【図面の簡単な説明】
【0046】
【図1】本発明の実施の形態によるFinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図2】同FinFETを製造する方法における工程別素子の斜視図である。
【図3】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図4】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図5】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図6】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図7】同FinFETを製造する方法における工程別素子の斜視図である。
【図8】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図9】同FinFETを製造する方法における工程別素子の断面構造を示す横断面図である。
【図10】同FinFETを製造する方法における工程別素子の斜視図である。
【図11】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図12】同FinFETを製造する方法における工程別素子の断面構造を示す横断面図である。
【符号の説明】
【0047】
10 半導体基板
20 埋め込み絶縁膜
30、60 半導体層
50、70 マスク材
80 絶縁膜
90 チャネル領域
100 ゲート絶縁膜
110 ゲート電極
120 ソースエクステンション領域
130 ドレインエクステンション領域
140 ソース領域
150 ドレイン領域
【特許請求の範囲】
【請求項1】
半導体基板上に、第1の絶縁膜を介して形成された半導体層にマスク材を堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記第1の絶縁膜及び前記マスク材上に第2の絶縁膜を堆積し、前記マスク材をマスクとして、前記第2の絶縁膜をエッチバックすることにより、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第2の絶縁膜を形成するステップと、
前記第2の絶縁膜に等方性エッチングを行うステップと、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材をパターニングすることにより、前記半導体層の側面のうち、前記チャネル領域を流れる電流の方向と略平行に形成されている各側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層のうち、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項2】
前記等方性エッチングを行った後、前記半導体層に形成される前記チャネル領域の下部に所定の不純物をイオン注入することにより、前記チャネル領域のうち、前記第2の絶縁膜に囲まれた下部の不純物濃度を高くするステップをさらに備えることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第2の絶縁膜を形成するステップでは、前記第2の絶縁膜の膜厚が、前記半導体層の高さの略1/5になるように、前記第2の絶縁膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】
半導体基板上に第1の絶縁膜を介して形成された凸型形状の半導体層と、
前記第1の絶縁膜上に形成され、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第2の絶縁膜と、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項5】
前記第2の絶縁膜の膜厚は、前記半導体層の高さの略1/5であることを特徴とする請求項4記載の半導体装置。
【請求項1】
半導体基板上に、第1の絶縁膜を介して形成された半導体層にマスク材を堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記第1の絶縁膜及び前記マスク材上に第2の絶縁膜を堆積し、前記マスク材をマスクとして、前記第2の絶縁膜をエッチバックすることにより、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第2の絶縁膜を形成するステップと、
前記第2の絶縁膜に等方性エッチングを行うステップと、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材をパターニングすることにより、前記半導体層の側面のうち、前記チャネル領域を流れる電流の方向と略平行に形成されている各側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層のうち、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項2】
前記等方性エッチングを行った後、前記半導体層に形成される前記チャネル領域の下部に所定の不純物をイオン注入することにより、前記チャネル領域のうち、前記第2の絶縁膜に囲まれた下部の不純物濃度を高くするステップをさらに備えることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第2の絶縁膜を形成するステップでは、前記第2の絶縁膜の膜厚が、前記半導体層の高さの略1/5になるように、前記第2の絶縁膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】
半導体基板上に第1の絶縁膜を介して形成された凸型形状の半導体層と、
前記第1の絶縁膜上に形成され、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第2の絶縁膜と、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項5】
前記第2の絶縁膜の膜厚は、前記半導体層の高さの略1/5であることを特徴とする請求項4記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2006−13303(P2006−13303A)
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願番号】特願2004−191117(P2004−191117)
【出願日】平成16年6月29日(2004.6.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願日】平成16年6月29日(2004.6.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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