半導体装置
【課題】 レベルシフトトランジスタの発熱によって半導体装置が過熱されることを防止できる半導体装置を提供する。
【解決手段】 半導体装置は、低電位回路領域１０と高電位回路領域３０の双方から絶縁分離されている分離領域２０を有している。分離領域２０内に形成されている複数個の第１トランジスタＴｒ１は、低電位回路領域１０と高電位回路領域３０のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングでオンする。分離領域２０内に形成されている複数個の第２トランジスタＴｒ２は、上記信号の立ち下がりタイミングでオンする。第１トランジスタＴｒ１と非導通領域と第２トランジスタＴｒ２と非導通領域の順序が繰り返されるパターンで、分離領域２０内に複数個の第１トランジスタＴｒ１と複数個の第２トランジスタＴｒ２が配置されている。
【解決手段】 半導体装置は、低電位回路領域１０と高電位回路領域３０の双方から絶縁分離されている分離領域２０を有している。分離領域２０内に形成されている複数個の第１トランジスタＴｒ１は、低電位回路領域１０と高電位回路領域３０のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングでオンする。分離領域２０内に形成されている複数個の第２トランジスタＴｒ２は、上記信号の立ち下がりタイミングでオンする。第１トランジスタＴｒ１と非導通領域と第２トランジスタＴｒ２と非導通領域の順序が繰り返されるパターンで、分離領域２０内に複数個の第１トランジスタＴｒ１と複数個の第２トランジスタＴｒ２が配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電位回路領域と高電位回路領域が混在している半導体装置の過熱を抑制する技術に関する。
【背景技術】
【０００２】
低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域を備えている半導体装置が知られている。
低電位回路領域には、基準電位が低い回路ブロックが形成されている。例えば、低電位回路領域には、０Ｖを基準電位とし、オフ時とオン時で出力信号レベルが０Ｖと１５Ｖの間で変化する回路が形成されている。高電位回路領域には、基準電位が高い回路ブロックが形成されている。例えば、高電位回路領域には、１０００Ｖを基準電位とし、オフ時とオン時で出力信号レベルが１０００Ｖと１０１５Ｖの間で変化する回路が形成されている。
低電位回路領域と高電位回路領域が混在している半導体装置では、一方の回路領域から他方の回路領域にハイとロウの間で変化する信号を伝達する場合に、トランジスタ（レベルシフトトランジスタ）が用いられることがある。
特許文献１の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えており、この分離領域内に上記レベルシフトトランジスタを形成している。これにより、半導体装置の耐圧の向上を図っている。
【０００３】
【特許文献１】特開２００５−１２３５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
レベルシフトトランジスタには、高電位回路の高電圧がかかっている。例えば、上記に例示したように、出力信号レベルが１０００Ｖと１０１５Ｖの間で変化する高電位回路を利用する場合、レベルシフトトランジスタには１０００Ｖ以上の電圧がかかっている。したがって、レベルシフトトランジスタのオン時にレベルシフトトランジスタに１０ｍＡの電流が流れるとすれば、レベルシフトトランジスタで１０Ｗもの電力を消費する。レベルシフトトランジスタの消費電力が大きければ、その発熱量も大きくなる。これにより、半導体装置が過熱し易くなる。レベルシフトトランジスタに流す電流を低減する技術が開発されているが、限界があり、レベルシフトトランジスタの消費電力を大幅に低減することは難しい。レベルシフトトランジスタの発熱量が大きな問題となっている。
特に、半導体装置がＳＯＩ(Silicon On Insulator)基板を利用している場合には、その問題が深刻となる。ＳＯＩ基板に埋め込まれている埋め込み絶縁層（酸化膜等）の熱伝導率が、半導体層（Ｓｉ等）と比較して小さいために、レベルシフトトランジスタの発熱を放熱することが難しい。
本発明は、上記の問題点を解決するために創案された。すなわち、レベルシフトトランジスタの発熱によって半導体装置が過熱されることを防止できる半導体装置を実現する。
【課題を解決するための手段】
【０００５】
（請求項１に記載の発明）
本発明の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えている。その分離領域内に、複数個の第１トランジスタと複数個の第２トランジスタが形成されている。
各々の第１トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンする。各々の第２トランジスタは、前記信号の立ち下がりタイミングにオンする。複数個の第１トランジスタと複数個の第２トランジスタは、第１トランジスタと非導通領域と第２トランジスタと非導通領域の順序が繰り返されるパターンに従って分離領域内に配置されている。
信号は、低電位回路領域から高電位回路領域に伝達される場合もあれば、高電位回路領域から低電位回路領域に伝達される場合もある。信号が双方向に伝達される場合、いずれか一方の向きにのみ本発明を適用してもよい。もちろん、双方向に本発明を適用してもよい。
【０００６】
本発明の半導体装置では、一方の回路領域から他方の回路領域に伝達する信号（以下では被伝達信号という）の立ち上がりのタイミングを示す信号（以下では立ち上がりエッジ信号という）が第１トランジスタから他方の回路領域に出力される。また、被伝達信号の立ち下がりのタイミングを示す信号（以下では立ち下がりエッジ信号という）が第２トランジスタから他方の回路領域に出力される。立ち上がりエッジ信号と立ち下がりエッジ信号を受領した他方の領域では、これらのタイミング信号から被伝達信号を容易に復元することができる。
第１トランジスタと第２トランジスタでレベルシフトトランジスタを構成すると、被伝達信号がハイの間はオンしてロウの間はオフするレベルシフトトランジスタを利用する場合に比して、レベルシフトトランジスタに電流が流れる時間を短くすることができ、消費電力と発熱量を抑えることができる。
本発明の半導体装置では、第１トランジスタと第２トランジスタが、被導通領域を挟んで交互に形成されている。立ち上がりエッジ信号を出力する第１トランジスタと、立ち下がりエッジ信号を出力する第２トランジスタは、同時にオンすることがない。同時にオンすることがない第１トランジスタと第２トランジスタが交互に配置されているために、第１トランジスタの発熱中は第２トランジスタに伝熱され、第２トランジスタの発熱中は第１トランジスタに伝熱される。第１トランジスタと第２トランジスタの温度の平均化が促進され、一方のトランジスタが過熱されることが抑制される。
さらに本発明の半導体装置では、第１トランジスタと第２トランジスタの各々が複数個に分割されている。しかも、分割された１個の第１トランジスタと、非導通領域と、分割された１個の第２トランジスタと、非導通領域の順序が繰り返される配置パターンが採用されている。このために、大発熱が局所的に集中して発生することがなく、小発熱が複数個所に分散して発生することになる。これによって、半導体装置が局所的に過熱されることが抑制される。
本発明の半導体装置を用いれば、低電位回路領域と高電位回路領域との間で信号を伝達する各々のレベルシフトトランジスタに発生する熱を低減することができ、半導体装置の過熱を抑制することができる。
【０００７】
（請求項２に記載の発明）
本発明は、レベルシフトトランジスタが低電位回路領域から高電位回路領域に信号を伝達する場合に特に有用である。すなわち、一方の回路領域が低電位回路領域である場合に特に有効である。
低電位回路領域から高電位回路領域に信号を伝達するレベルシフトトランジスタには高電位が印加されるために発熱しやすい。本発明は、発熱しやすいレベルシフトトランジスタの問題に効果的に対応することができる。
【０００８】
（請求項３に記載の発明）
第１トランジスタと第２トランジスタの間に配置される非導通領域は、トレンチを充填している絶縁層で形成してもよい。
【０００９】
（請求項４に記載の発明）
トレンチを充填している絶縁層と、ｎ型領域が高電位に接続されているダイオードで、第１トランジスタと第２トランジスタの間に配置される非導通領域を形成してもよい。すなわち、逆バイアス電圧が印加されるダイオードを利用して第１トランジスタと第２トランジスタ間の絶縁を確保してもよい。
例えば、第１トランジスタと第２トランジスタが必要とするソース領域またはエミッタ領域の作成を省略することによって、第１トランジスタと第２トランジスタの間にダイオードを形成することができる。第１トランジスタとダイオードと第２トランジスタとダイオードの順序が繰り返される配置パターンを比較的簡単に構成できる。
第１トランジスタと第２トランジスタの間に、逆バイアスが印加されているダイオードを配置すると、絶縁層の厚みを薄くできる。熱伝導率が低いことが多い絶縁層を薄くできるために、第１トランジスタと第２トランジスタの間の伝熱作用を高いレベルに維持することができる。
【００１０】
（請求項５に記載の発明）
また、本発明の半導体装置は、以下のような構成であることが好ましい。
好ましい半導体装置は、高電位回路領域と分離領域を分離する第１分離部と、低電位回路領域と分離領域を分離する第２分離部を備えている。分離領域内には、第１分離部側に第１導電型の第１半導体領域が形成されており、第２分離部側に第２導電型の第２半導体領域が形成されており、第２半導体領域内の表面に臨む位置に第１導電型の第３半導体領域が形成されている。第１半導体領域と第３半導体領域を分離している第２半導体領域に対して絶縁膜を介してゲート電極が対向している。
この構造を備えていると、同一導電型の第１半導体領域と第３半導体領域と、それらを分離している反対導電型の第２半導体領域と、その第２半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の第１トランジスタと電界効果型の第２トランジスタが形成される。
例えば、第１半導体領域をドレイン領域とし、第２半導体領域をボディ領域とし、第３半導体領域をソース領域とする電界効果型の横型トランジスタを形成することができる。分離領域に、第１トランジスタと第２トランジスタが繰り返し出現するパターンを形成しやすい。
【００１１】
（請求項６に記載の発明）
第１半導体領域と第２半導体領域と第３半導体領域とゲート電極の各々は、第１分離部と第２分離部に沿う方向に伸びており、第１半導体領域と第２半導体領域と第３半導体領域とゲート電極を横断して第１分離部から第２分離部に達する複数個の非導通領域が設けられていることが好ましい。この場合、隣接する非導通領域同士の間に間隔が形成されるように配置されており、非導通領域の一方側に第１トランジスタが位置し、非導通領域の他方側に第２トランジスタが位置する規則に従って、前記方向に沿って、第１トランジスタと第２トランジスタが交互に配置されていることが好ましい。
この構成によると、第１トランジスタ→非導通領域→第２トランジスタ→非導通領域→第１トランジスタの順序が繰り返されるパターンを形成しやすい。
【００１２】
（請求項７に記載の発明）
第１半導体領域と第２半導体領域とゲート電極の各々は、隣接する非導通領域同士の間を、第１分離部と第２分離部に沿って長く伸びており、第３半導体領域は、隣接する非導通領域同士の間において、第１分離部と第２分離部に沿って複数個に分割されており、分割された第３半導体領域同士の間に間隔が確保されていることが好ましい。
第３半導体領域は、ゲート電極と絶縁膜を介して対向している第２半導体領域にチャネル領域が形成された際に、チャネル領域に第１導電型のキャリアを供給する領域となる。したがって、第３半導体領域が形成されている断面を持つ領域では、トランジスタを形成することができる。第３半導体領域が形成されていない断面を持つ領域では、チャネル領域にキャリアを供給する領域がないので、トランジスタが形成されない。トランジスタが形成されない領域により、トランジスタが形成される領域を複数個に分割し、トランジスタが形成される領域間に間隔を確保することができる。すなわち、個々の第１トランジスタや個々の第２トランジスタを複数の領域に分割することができる。
個々の第１トランジスタや個々の第２トランジスタが局所的に発熱する現象を抑制することができる。
【００１３】
（請求項８に記載の発明）
第１半導体領域と第２半導体領域と第３半導体領域とゲート電極の各々は、第１分離部と第２分離部に沿う方向に伸びており、第１半導体領域と第２半導体領域と第３半導体領域とゲート電極を横断して第１分離部から第２分離部に達する複数個の絶縁膜が形成されていることが好ましい。この場合、隣接する絶縁膜は、絶縁膜同士の間に間隔を置いて配置されており、絶縁膜の一方側には第３半導体領域が形成されており、絶縁膜の他方側には第３半導体領域が形成されていないのが好ましい。第３半導体領域が形成されている側では第１トランジスタまたは第２トランジスタが形成されるのに対し、第３半導体領域が形成されていない側ではダイオードが形成される。
この構成によると、第１トランジスタと第２トランジスタの間に幅の広いトレンチを掘らないでも、第１トランジスタと第２トランジスタの間に充分な間隔を形成することができる。トランジスタの熱を周囲に伝熱しやすく、トランジスタの過熱を防ぎやすい。
【００１４】
（請求項９に記載の発明）
半導体基板と、半導体基板上に形成されている埋め込み絶縁層と、埋め込み絶縁層の上に形成されている半導体層を備え、半導体層に、低電位回路領域と高電位回路領域と分離領域が形成されていてもよい。
埋め込み絶縁層を備える半導体装置は、一般的にＳＯＩ(Silicon On Insulator)と称呼されている。ＳＯＩはサージ電圧等に対する耐圧が高いことが知られている。しかしながら、埋め込み絶縁層（酸化膜等）は、半導体層（Ｓｉ等）と比較して熱伝導性が悪い。したがって、発生した熱が発散され難く、熱がこもり、半導体装置が過熱され易い。
本発明をこのような半導体装置に適用すれば、低電位回路領域と高電位回路領域間で信号を伝達する際に発生する熱を発散し易くし、半導体装置の過熱を防止しやすくなる。
【発明の効果】
【００１５】
本発明によれば、低電位回路領域と高電位回路領域との間で信号の伝達を媒介するトランジスタに発生する熱を低減することができ、しかも発熱範囲を分散することができる。半導体装置が局所的に過熱されることに対して効果的に対策することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）
半導体基板２と、半導体基板２の上に形成されている埋め込み絶縁層３と、埋め込み絶縁層３の上に形成されている第１導電型の中間半導体層４０を備えている。
中間半導体層４０内において埋め込み絶縁層３に接し、第１導電型の不純物を高濃度に含む半導体領域４８が第１分離部２６ｂ寄りに形成されている。これにより、中間半導体層４０と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができ、耐圧の高い半導体装置を構成することができる。
（第２特徴）
非導通領域は絶縁膜２６ｃである。
（第３特徴）
半導体装置は、第１導電型の中間半導体層４０内において表面に臨んで形成されている第２導電型のリサーフ層４４を備えている。
（第４特徴）
リサーフ層４４の表面側の一部を覆うフィールド酸化膜４６を備えている。
【実施例】
【００１７】
（第１実施例）
本発明を具現化した半導体装置の第１実施例を、図１〜図４を参照して説明する。本実施例の半導体装置は、図３に示すように、低電位回路領域１０と、高電位回路領域３０と、分離領域２０を備えている。分離領域２０は、第１分離部２６ｂによって高電位回路領域３０から絶縁分離されており、第２分離部２６ａによって低電位回路領域１０から絶縁分離されている。分離領域２０は、高電位回路領域３０を低電位回路領域１０から絶縁分離している。
後記するように、分離領域２０内に、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達するためのレベルシフトトランジスタが形成されている。なお、被伝達信号は、ハイレベルとロウレベルの間で変化する。
図１は、レベルシフトトランジスタを用いて低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する部分の回路図である。図２は、図１に示した回路図の各部位における電圧変化を示すタイミングチャート図である。図３は、半導体装置の平面図である。図４は、レベルシフトトランジスタの構成を示す分離領域２０の断面図と表面図である。
【００１８】
低電位回路領域１０では、基準電位が０Ｖであり、信号の電位が０Ｖから１５Ｖの間で変化する。高電位回路領域３０では、基準電位が１０００Ｖであり、信号の電位が１０００Ｖから１０１５Ｖの間で変化する。したがって、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する場合、レベルシフトトランジスタが必要となる。
本実施例の半導体装置１は、被伝達信号の立ち上がりエッジのタイミングを低電位回路領域１０から高電位回路領域３０に伝達する第１レベルシフトトランジスタＡと、被伝達信号の立ち下がりエッジのタイミングを低電位回路領域１０から高電位回路領域３０に伝達する第２レベルシフトトランジスタＢを備えている。高電位回路領域３０では、立ち上がりエッジのタイミングと立ち下りエッジのタイミングとから被伝達信号を復元することができる。
【００１９】
図１に示すように、低電位回路領域１０は、被伝達信号の立ち上がりタイミングを検出して所定時間だけハイに変化したのちにロウに戻るパルス状の信号（以下では、立ち上がりエッジ信号という）を出力する信号線Ｐ１を備えている。また、低電位回路領域１０は、被伝達信号の立ち下がりタイミングを検出して所定時間だけハイに変化したのちにロウに戻るパルス状の信号（以下では立ち下がりエッジ信号という）を出力する信号線Ｐ２を備えている。
低電位回路領域１０の信号線Ｐ１は、分離領域２０に形成されている第１レベルシフトトランジスタＡのゲートＧ１に接続されている。第１レベルシフトトランジスタＡのソースＳ１は、高電位回路領域３０のグランドに接続されている。第１レベルシフトトランジスタＡのドレインＤ１は、抵抗Ｒ１とツェナーダイオードＺＤ１の並列回路を介して、高電位回路領域３０の電源Ｖｃｃ（１０１５Ｖ）に接続されている。なお、ツェナーダイオードＺＤ１は、アノードがドレインＤ１に接続され、カソードが電源Ｖｃｃに接続されている。また、第１レベルシフトトランジスタＡのドレインＤ１は、信号を反転するインバータＩＣ１の入力側に接続されている。インバータＩＣ１の出力側は、ＲＳフリップフロップＩＣ７のＳ端子に接続されている。
【００２０】
低電位回路領域１０の信号線Ｐ２は、分離領域２０に形成されている第２レベルシフトトランジスタＢのゲートＧ２に接続されている。第２レベルシフトトランジスタＢのソースＳ２は、高電位回路領域３０のグランドに接続されている。第２レベルシフトトランジスタＢのドレインＤ２は、抵抗Ｒ２とツェナーダイオードＺＤ２の並列回路を介して、高電位回路領域３０の電源Ｖｃｃ（１０１５Ｖ）に接続されている。なお、ツェナーダイオードＺＤ２は、アノードがドレインＤ２に接続され、カソードが電源Ｖｃｃに接続されている。また、第２レベルシフトトランジスタＢのドレインＤ２は、信号を反転するインバータＩＣ２の入力側に接続されている。インバータＩＣ２の出力側は、ＲＳフリップフロップＩＣ７のＲ端子に接続されている。
【００２１】
次に、第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢにより、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する動作を簡単に説明する。
インバータＩＣ１の入力側を（ａ）点とする。インバータＩＣ１の出力側を（ｂ）点とする。インバータＩＣ２の入力側を（ｃ）点とする。インバータＩＣ２の出力側を（ｄ）点とする。また、ＲＳフリップフロップＩＣ３の出力側を（ｅ）点とする。
（ａ）〜（ｅ）点の電位が変化する様子を、図１、図２を参照して説明する。
第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢを用い、図２の（１）に示す被伝達信号を、低電位回路領域１０から高電位回路領域３０に伝達する。
【００２２】
図２に示すように、被伝達信号がロウレベルにあるＴ１期間では、立ち上がりエッジ信号は出力されていないので、第１レベルシフトトランジスタＡはオフしている。第１レベルシフトトランジスタＡのドレインＤ１と同電位の（ａ）点は、電源Ｖｃｃにプルアップされている。したがって、図２の（３）に示すように、（ａ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に等しい。（ｂ）点では、インバータＩＣ１によって（ａ）点のロジックと反転するので、１０００（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＳ入力は、”ロウレベルとなっている。
【００２３】
被伝達信号がハイに変化し、これにより信号線Ｐ１から出力される立ち上がりエッジ信号がハイに変化すると、この信号がゲートＧ１に入力されて第１レベルシフトトランジスタＡがオンし、第１レベルシフトトランジスタＡのソースＳ１とドレインＤ１間が導通する。したがって、（ａ）点の電位は、電源Ｖｃｃの電圧の１０１５（Ｖ）からツェナーダイオードＺＤ１の降伏電圧約１５（Ｖ）を引いた値である約１０００（Ｖ）となる。（ｂ）点の電位は、インバータＩＣ１によって（ａ）点のロジックと反転するので、１０１５（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＳ入力は、ハイレベルとなる。
立ち上がりエッジ信号がオンしているＴ２１期間は、この状態が維持される。
【００２４】
立ち上がりエッジ信号がオフすると、（ａ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に戻り、（ｂ）点の電位は、オフ状態の１０００（Ｖ）に戻る。ＲＳフリップフロップＩＣ３のＳ入力は、ロウレベルに戻る。
被伝達信号がハイであるＴ２期間はこの状態が維持される。
【００２５】
被伝達信号がロウに変化し、これにより信号線Ｐ２から出力される立ち下がりエッジ信号がハイに変化すると、この信号がゲートＧ２に入力されて第２レベルシフトトランジスタＢがオンし、第２レベルシフトトランジスタＢのソースＳ２とドレインＤ２間が導通する。したがって、（ｃ）点の電位は、電源Ｖｃｃの電圧の１０１５（Ｖ）からツェナーダイオードＺＤ２の降伏電圧約１５（Ｖ）を引いた値である約１０００（Ｖ）となる。（ｄ）点の電位は、インバータＩＣ２によって（ｃ）点のロジックと反転するので、１０１５（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＲ入力は、“ハイレベルとなる。
立ち下がりエッジ信号がオンしているＴ３１期間は、この状態が維持される。
【００２６】
立ち下がりエッジ信号がオフすると、（ｃ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に戻り、（ｄ）点の電位は、オフ状態の１０００（Ｖ）に戻る。ＲＳフリップフロップＩＣ３のＲ入力は、“ロウレベルに戻る。
被伝達信号がロウであるＴ３期間はこの状態が維持される。
【００２７】
ＲＳフリップフロップＩＣ３のＳ入力に、（ｂ）点の電位が入力される。また、ＲＳフリップフロップＩＣ３のＲ入力に、（ｄ）点の電位が入力される。これにより、ＲＳフリップフロップＩＣ３のＱ出力である（ｅ）点の電位は、図２の（８）に示すように、図２の（ｂ）の電位の変化に応じて（すなわち、立ち上がりエッジ信号の立ち上がりに応じて）１０００Ｖのロウレベルから１０１５（Ｖ）のハイレベルにセットされる。そして、図２の（ｄ）の電位の変化に応じて（すなわち、立ち下がりエッジ信号の立ち上がりに応じて）１０１５Ｖのハイレベルから１０００（Ｖ）のロウレベルにリセットされる。
これにより、図２の（１）に示す低電位回路領域１０の被伝達信号が、高電位回路領域３０で復元される。低電位回路領域１０では１０Ｖと１５Ｖの間で変化していた被伝達信号が、高電位回路領域３０では１０００Ｖと１０１５Ｖの間で変化する信号に変換される。
【００２８】
半導体装置１では、上記した機能を有する第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢを、分離領域２０内に、複数個に分割して形成する。第１レベルシフトトランジスタＡを形成する複数個のトランジスタの各々を第１トランジスタＴｒ１という。また、第２レベルシフトトランジスタＢを形成する複数個のトランジスタの各々を第２トランジスタＴｒ２という。
【００２９】
図３は、半導体装置１をその上面から見た図である。
前述したように、高電位回路領域３０は、低電位回路領域１０内に島状に形成されている。高電位回路領域３０の周りを分離領域２０が一巡している。分離領域２０は、略四角形の高電位回路領域３０を包囲する帯状に形成されている。
分離領域２０は、第１絶縁膜２６ｂで、高電位回路領域３０から電気的に絶縁分離されている。また、分離領域２０は、第２絶縁膜２６ａで、低電位回路領域１０から電気的に絶縁分離されている。分離領域２０は、高電位回路領域３０と低電位回路領域１０の双方から絶縁分離されている。
分離領域２０は、幅方向に伸びる絶縁膜２６ｃで分割されている。絶縁膜２６ｃは、第１絶縁膜２６ｂから第２絶縁膜２６ａまで達している。絶縁膜２６ｃは、隣接する絶縁膜２６ｃ同士の間に間隔が確保されるピッチで、分離領域２０の長さに沿って、繰り返し形成されている。これにより、分離領域２０は、電気的に分離された複数の半導体領域に分割されている。
分割された複数の半導体領域は、後述する半導体領域２２（図３で、粗いピッチのハッチで示す領域）と、半導体領域２４（図３で、白抜きで示す領域）と半導体領域２７（図３で、細かいピッチのハッチで示す領域）を備えている。分割された半導体領域は、半導体領域２２，２４，２７，２４の順序が繰り返されているパターンを形成している。
【００３０】
各半導体領域２２に、第１レベルシフトトランジスタＡを構成する第１トランジスタＴｒ１が形成されている。また、各半導体領域２７に、第２レベルシフトトランジスタＢを構成する第２トランジスタＴｒ２が形成されている。そして、各半導体領域２４には、第１トランジスタＴｒ１と第２トランジスタＴｒ２を、間隔を開けて分割するためのダイオードＤが形成されている。
【００３１】
図４を用い、第１トランジスタＴｒ１を形成する半導体領域２２の詳細な構成を説明する。
半導体領域２２は、ｐ型の不純物（典型的にはボロン）を高濃度に含む単結晶シリコンの半導体基板２と、その半導体基板２上に形成されている酸化シリコン（SiO2）の埋込み絶縁膜３と、その埋込み絶縁膜３上に形成されている半導体層４を備えている。半導体基板２、埋込み絶縁膜３及び半導体層４の積層構造は、一般的にＳＯＩ（Silicon On Insulator）基板と称される。
【００３２】
高電位回路領域３０の外周に沿って、ｎ型ウェル半導体領域２９が形成されている。ｎ型ウェル半導体領域２９に沿って、ｎ型ウェル半導体領域２９を一巡する絶縁膜２６ｂが形成されている。絶縁膜２６ｂは、半導体層の表面から埋め込み絶縁層３まで伸びている。分離領域２０は、絶縁膜２６ｂ（第１分離部）によって、高電位回路領域３０から絶縁分離されている。
分離領域２０の内周側寄り（第１分離部寄り）には、ｎ型（第１導電型）のドリフト領域３９が形成されている。その表面の一部に、ｎ＋型のドレイン領域４３（第１半導体領域）が形成されている。ｎ＋型のドレイン４３は、絶縁膜２６ｂが伸びている方向と平行に伸びている。
【００３３】
低電位回路領域１０の内周に沿って、ｐ型ウェル半導体領域２８が形成されている。ｐ型ウェル半導体領域２８に沿って、ｐ型ウェル半導体領域２８を一巡する絶縁膜２６ａが形成されている。絶縁膜２６ａは、半導体層の表面から埋め込み絶縁層３まで伸びている。分離領域２０は、絶縁膜２６ａ（第２分離部）によって、低電位回路領域１０から絶縁分離されている。
分離領域２０の外周側寄り（第２分離部寄り）には、ｐ型（第２導電型）のボディ領域４５が形成されている。その表面の一部に、ｐ＋型のボディコンタクト領域４１が形成されている。ｐ＋型のボディコンタクト４１は、絶縁膜２６ａが伸びている方向と平行に伸びている。
第１トランジスタＴｒ１を形成する領域２２では、ｐ＋型のボディコンタクト領域４１に沿って、ｎ＋型のソース領域４２が形成されている。図示はされていないが、第２トランジスタＴｒ１を形成する領域２７でも、ｐ＋型のボディコンタクト領域４１に沿って、ｎ＋型のソース領域４２が形成されている。これに対し、ダイオードを形成する領域２４では、ｎ＋型のソース領域４２が形成されていない。
【００３４】
ｐ型のボディ領域４５と、ｎ型のドリフト領域３９の間には、ｎ型の中間半導体領域４０が形成されている。
ｎ型の中間半導体層４０の表面であって、ｐ型のボディ領域４５とｎ型のドリフト領域３９から離間した範囲に、ｐ型のリサーフ層４４が形成されている。リサーフ層４４の上部には、リサーフ層４４に接するフィールド絶縁膜４６が形成されている。リサーフ層４４と、フィールド絶縁膜４６は、絶縁膜２６ａ，２６ｂと平行に伸びている。
埋め込み絶縁層３と接している中間半導体層４０の裏側部分には、ｎ＋型の半導体領域４８が伸びている。ｎ＋型の半導体領域４８は、ｎ型のドリフト領域３９に接している。ｎ＋型の半導体領域４８は、ｐ型ボディ領域４５とは接しておらず、半導体装置１の表面にも臨んでいない。
【００３５】
フィールド酸化膜４６からｎ＋型のソース領域４２までの半導体層４の表面には、絶縁膜４７ａが形成されている。さらに、フィールド酸化膜４６からｎ＋型のドレイン領域４３までの半導体層４の表面には、絶縁膜４７ｂが形成されている。
絶縁膜４７ａと、フィールド酸化膜４６の一部を覆う範囲に、ゲート電極５２が形成されている。ｎ＋型のドレイン領域４３と、絶縁膜４７ｂと、フィールド酸化膜４６の一部を覆う範囲に、ドレイン電極５４が形成されている。図示はされていないが、ｐ＋型のボディコンタクト４１と、ｎ＋型のソース領域４２の表面には、ソース電極が形成されている。
【００３６】
半導体領域２２には、その断面に示されているように、ｎ＋型のドレイン領域４３（第１導電型の第１半導体領域）と、ｐ型ボディ領域４５（第２導電型の第２半導体領域）と、ｎ＋型のソース領域４２（第１導電型の第３半導体領域）と、ドレイン領域４３とソース領域４２を隔てている範囲のボディ領域４５に絶縁層４７ａを隔てて対向するゲート電極５２が形成されれており、これによって、横型のＭＯＳＦＥＴである第１トランジスタＴｒ１を構成している。
半導体領域２２のｎ＋型のソース領域４２は、第１トランジスタＴｒ１のソース領域に対応する。半導体領域２２のｐ型ボディ領域４５は、第１トランジスタＴｒ１のボディ領域に対応する。半導体領域２２のｎ＋型のドレイン領域４３は、第１トランジスタＴｒ１のドレイン領域に対応する。半導体領域２２のゲート電極５２は、第１トランジスタＴｒ１のゲート電極に対応する。半導体領域２２のドレイン電極５４は、第１トランジスタＴｒ１のドレイン電極に対応する。なお、図示していないが、ソース領域４２には、第１トランジスタＴｒ１のソース電極を接続する。
【００３７】
そして、ソース電極（図１に示すソースＳ１）に０Ｖを印加し、ドレイン電極（図１に示すドレインＤ１）に、高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電極５２に所定のゲート電圧（図１、図２に示す立ち上がりエッジ信号のオン電圧）を印加すると、ゲート電極５２と絶縁膜４７ａを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型のドレイン領域４３にキャリアが移動し、第１トランジスタＴｒ１がオン状態となる。
【００３８】
なお、埋め込み絶縁層３と接するように形成されたｎ型の半導体領域４８により、中間半導体層４０の裏側部分と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができる。そのことによって、耐圧の高い半導体装置１を構成することができる。なお、ｎ型の半導体領域４８については、本願出願人による出願である特願２００５−３６７４１７号の明細書に、その構成及び効果を詳述してあるので参考にされたい。
【００３９】
第２トランジスタＴｒ２を形成している半導体領域２７の構造は、上述した第１トランジスタＴｒ１を形成している半導体領域２２の構造と等しい。図４では省略しているが、半導体領域２７は、半導体領域２４の奥に配置されている（併せて図３参照）。
半導体領域２７に形成されたｎ＋型のソース領域４２は、第２トランジスタＴｒ２のソース領域に対応する。半導体領域２７に形成されたｐ型ボディ領域４５は、第２トランジスタＴｒ２のボディ領域に対応する。半導体領域２７に形成されたｎ＋型のドレイン半導体領域４３は、第２トランジスタＴｒ２のドレイン領域に対応する。半導体領域２７のゲート電極５２は、第２トランジスタＴｒ２のゲート電極に対応する。半導体領域２２のドレイン電極５４は、第２トランジスタＴｒ２のドレイン電極に対応する。なお、図示していないが、ソース領域４２には、第２トランジスタＴｒ２のソース電極を接続する。
ソース電極（図１に示すソースＳ２）に０Ｖを印加し、ドレイン電極（図１に示すのドレインＤ２）に、高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電極５２に所定のゲート電圧（図１、図２に示す立ち下がりエッジ信号のオン電圧）を印加すると、ゲート電極５２と絶縁膜４７ａを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型の半導体領域４３（ドレイン領域）にキャリアが移動し、第２トランジスタＴｒ２がオン状態となる。
【００４０】
次に、ダイオードＤを形成する半導体領域２４の構成について説明する。
半導体領域２２，２７と同様、ドレイン領域４３と、ドリフト領域３９と、ボディ領域４５と、ドレイン電極５４と、電極５２が、絶縁膜２６ａ，２６ｂに沿う方向に伸びている。
半導体領域２２，２７にはソース領域４２が形成されているが、半導体領域２４にはソース領域４２が形成されていない。半導体領域２４では、半導体領域２２，２７でソース領域４２が形成されている領域に、ｐ＋型の半導体領域６１が伸びている。半導体領域２４のその他の構成は、半導体領域２２，２７と同様である。
半導体領域２４に形成されたｐ＋型の半導体領域６１は、ダイオードＤのアノード領域に対応する。半導体領域２４に形成されたｎ＋型の半導体領域４３（半導体領域２２，２７では、ドレイン領域）は、ダイオードＤのカソード領域に対応する。半導体領域２４の電極５２（半導体領域２２，２７では、ゲート電極）は、ダイオードＤのアノード電極に対応する。半導体領域２４の電極５４（半導体領域２２，２７では、ドレイン電極）は、ダイオードＤのカソード電極に対応する。
ダイオードＤのアノード電極（ゲート電極５２）は低電位回路に接続され、ダイオードＤのカソード電極（ドレイン電極５４）は高電位回路に接続されている。すなわち、ダイオードＤには常の逆バイアス電圧が印加されており、アノード電極（ゲート電極５２）とカソード電極（ドレイン電極５４）は非導通状態に維持される。
半導体領域２４に形成されたダイオードＤは、非導通領域を提供し、第１トランジスタＴｒ１と第２トランジスタＴｒ２を電気的に絶縁分離するとともに、半導体領域２２に形成されている第１トランジスタＴｒ１と半導体領域２７に形成されている第２トランジスタＴｒ２の間の間隔を開けている。
【００４１】
本実施例の半導体装置１では、低電位回路領域１０から高電位回路領域３０に、複数の第１トランジスタＴｒ１で構成された第１レベルシフトトランジスタＡを介して、被伝達信号の立ち上がりのタイミングが伝達される。また、複数の第２トランジスタＴｒ２で構成された第２レベルシフトトランジスタＴｒ２を介して、被伝達信号の立ち下がりのタイミングが伝達される。これにより、高電位回路領域３０で、被伝達信号を復元することができる。各第１トランジスタＴｒ１は、立ち上がりエッジ信号がオンしている間だけオンする。各第２トランジスタＴｒ２は、立ち下がりエッジ信号がオンしている間だけオンする。したがって、各トランジスタＴｒ１，Ｔｒ２がオン状態となっている時間が少ない。すなわち、第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢの消費電力を低減することができる。
【００４２】
さらに、本発明の半導体装置１では、第１レベルシフトトランジスタＡを構成する第１トランジスタＴｒ１を複数個に分割して分散して配置している。また、第２レベルシフトトランジスタＢを構成する第２トランジスタＴｒ２を複数個に分割して分散して配置している。したがって、第１レベルシフトトランジスタＡがオン状態となることにより発熱する半導体領域を２以上の半導体領域で分担することができる。同様に、第２レベルシフトトランジスタＢがオン状態となることにより発熱する半導体領域を２以上の半導体領域で分担することができる。
さらに、本発明の半導体装置１では、第１トランジスタＴｒ１と第２トランジスタＴｒ２が、絶縁膜２６ｃ及びダイオードＤを挟んで交互に形成されている。第１トランジスタＴｒ１は、被伝達信号の立ち上がりを示す信号を出力するトランジスタであり、第２トランジスタＴｒ２は、被伝達信号の立ち下りを示す信号を出力するトランジスタである。したがって、第１トランジスタＴｒ１と第２トランジスタＴｒ２は、双方が同時にオンすることがない。同時にオンすることがないトランジスタが、ダイオードＤ形成領域の間隔をもって交互に形成されているので熱が発散し易い。
これにより、低電位回路領域１０と高電位回路領域３０との間で信号の伝達を媒介する第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢの過熱を抑制し、半導体装置１の過熱を抑制することができる。
【００４３】
また、本実施例の半導体装置１は、低電位回路領域１０と高電位回路領域３０を分離する分離領域２０を備えている。そして、その分離領域２０に、第１トランジスタＴｒ１と第２トランジスタＴｒ２とダイオードＤを備えている。これにより、各トランジスタの出力配線（例えば、ドレイン電極配線）が、両回路領域間を直接的に跨ぐことがない。半導体装置１の耐圧を向上させることができる。
また、半導体装置１は分離領域２０を備え、その幅方向に主電流が流れる横型のトランジスタ構造を第１トランジスタＴｒ１及び第２トランジスタＴｒ２に採用しているので、第１トランジスタＴｒ１とダイオードＤと第２トランジスタＴｒ２とダイオードＤの繰り返しパターンを容易に形成することができる。
また、半導体装置１の高電位回路領域３０は、低電位回路領域１０内に分離領域２０に囲まれて形成されている。これにより、半導体装置１の耐圧を向上させることができる。
【００４４】
また、本実施例の半導体装置１では、第１トランジスタＴｒ１と第２トランジスタＴｒ２を分割するために、ダイオードＤを採用している。ダイオードＤを構成している半導体領域２４は、第１トランジスタＴｒ１と第２トランジスタＴｒ２を構成している半導体領域２２，２７とその構造が類似している。半導体領域２２，２７には、ソース領域４２が設けられているが、半導体領域２４には、ソース領域が設けられていない点が相違する。非導通領域としてこのようなダイオードＤを形成すれば、非導通領域を形成するために特別な工程を必要とすることがない。例えば、この領域に幅の広いトレンチを掘って絶縁物で埋める等の工程を必要としない。したがって、非導通領域を容易に形成することができる。
【００４５】
また、本実施例の半導体装置１は、埋め込み絶縁層３を備えるＳＯＩ(Sillicon On Insulator)である。ＳＯＩはサージ電圧等に対する耐圧が高いが、発生した熱が発散され難く、熱がこもりやすく、半導体装置が過熱し易いことが知られている。半導体装置１によれば、低電位回路領域１０と高電位回路領域３０間で信号を伝達する際に発生する熱を発散し易くし、半導体装置１の過熱を防止することができる。
また、本実施例の半導体装置１は、埋め込み絶縁層３と接するように形成されたｎ型の半導体領域４８を備えている。これにより、中間半導体層４０の裏側部分と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができる。そして、耐圧の高い半導体装置１を構成することができる。
【００４６】
本実施例では、第１トランジスタＴｒ１を構成する半導体領域２２と、絶縁膜２６ｃと、ダイオードＤを構成する半導体領域２４と、絶縁膜２６ｃと、第２トランジスタＴｒ２を構成する半導体領域２７と、絶縁膜２６ｃと、ダイオードＤを構成する半導体領域２４と、絶縁膜２６ｃの順序が繰り返されるバターンを、分離領域２０の延伸方向に形成する場合について説明したが、ダイオードＤを形成する半導体領域２４は形成しなくてもよい。図５の上面図に示す半導体装置１ａでは、半導体領域２２と、絶縁膜２６ｃと、半導体領域２７と、絶縁膜２６ｃの順序が繰り返されるバターンを、分離領域２０の延伸方向に形成している。この場合、絶縁膜２６ｃが、請求項で言う「非導通領域」に対応する。
【００４７】
（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図６を参照して説明する。
第２実施例の半導体装置１ｂは、第１実施例で説明した第１トランジスタＴｒ１及び第２トランジスタＴｒ２が、それぞれが絶縁膜に囲まれて分割された分離領域２０内で、さらに複数に分割されて形成されている。
図６は、半導体装置１ｂの上面図である。以降、半導体装置１（併せて図４参照）と相違する構成のみについて説明する。
半導体装置１ｂでは、第１トランジスタＴｒ１が、半導体領域２２の中で、さらに複数の領域に分割して形成されている。
半導体領域２２では、上面から見ると、ｐ＋型の半導体領域４１ａの３箇所に凹部が設けられている。これらの凹部に、ソース領域４２ａが形成されている。
ｐ＋型の半導体領域４１ａに囲まれてソース領域４２ａが形成されている断面は、第１実施例の第１トランジスタＴｒ１を構成する半導体領域２２と同様の断面になるように構成されている。したがって、この断面を有する領域では、ソース電極がグランドに接続され、ドレイン電極に高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電圧を印加すると、電極５２と絶縁膜４７ｃを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型の半導体領域４３ａにキャリアが移動し、この部分で形成されている第１トランジスタＴｒ１がオン状態となる。
一方、ｐ＋型の半導体領域４１ａに囲まれているソース領域４２ａが形成されていない断面では、第１実施例のダイオードＤを構成する半導体領域２４と同様の断面となる。この部分は、電子を放出するソース領域が存在しないため、キャリアが移動することがなく、非導通領域とすることができる。
第２トランジスタＴｒ２もトランジスタＴｒ１と同様に、半導体領域２７の中で、さらに複数の領域に分割して形成されている。
【００４８】
本実施例の半導体装置１ｂによれば、絶縁膜２６ｃで囲まれた半導体領域２２，２７の中に形成する第１トランジスタＴｒ１と第２トランジスタＴｒ２の各々を、複数の領域に分割して形成することができる。トランジスタが形成されない領域により、トランジスタが形成される領域を複数個に分割し、トランジスタが形成される領域間の間隔を確保することができる。したがって、個々の第１トランジスタや個々の第２トランジスタが発生する熱を周囲に効率的に伝熱することができる。
また、トランジスタを形成する領域とダイオードを形成する領域を、ソース領域４２ａを形成するか否かで決定することができる。その他は、双方同じ構成であるので、トランジスタを形成する領域に、選択的に簡単にダイオードＤである被導通領域を形成することができる。
以上では、ソース領域４２を複数個に分割することで、半導体領域２２内の第１トランジスタＴｒ１と半導体領域２７内の第２トランジスタＴｒ２を複数個に分割した例を示したが、ソース領域４２に代えてドレイン領域４３を複数個に分割してもよいし、ゲート電極５２を複数個に分割してもよい。ソース領域４２と、ドレイン領域４３と、ゲート電極５２のうちの少なくとも一つを、複数個に分割すれば、発熱箇所を分散し、１位置あたりの発熱量を減少することができる。
【００４９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００５０】
本実施例では、半導体装置が、低電位回路領域１０から高電位回路領域３０に伝達する被伝達信号の立ち上がりのタイミングでオンする第１レベルシフトトランジスタＡと、被伝達信号の立ち下がりのタイミングでオンする第２レベルシフトトランジスタＢを備えている場合について説明した。図６に示すように、半導体装置が、高電位回路領域３０から低電位回路領域１０に伝達する被伝達信号の立ち上がりのタイミングをでオンする第３レベルシフトトランジスタＥと、被伝達信号の立ち下がりのタイミングをでオンする第４レベルシフトトランジスタＦを備えていてもよい。もちろん、双方向のレベルシフトトランジスタ（第１レベルシフトトランジスタＡ〜第４レベルシフトトランジスタＦ）を備えていてもよい。この場合には、高電位回路領域３０ｂは、高電位回路領域３０から低電位回路領域１０に伝達する被伝達信号の立ち上がりエッジ信号を出力する信号線Ｐ３を備えている。また、高電位回路領域３０ｂは、被伝達信号の立ち下がりエッジ信号を出力する信号線Ｐ４を備えている。
【００５１】
図７に示すように、高電位回路領域３０ｂの信号線Ｐ３は、分離領域２０ｂに形成されている第３レベルシフトトランジスタＥのゲートＧ３に接続されている。第３レベルシフトトランジスタＥのドレインＤ３は、低電位回路領域１０ｂの電源Ｖｄｄに接続されている。第３レベルシフトトランジスタＥのソースＳ３は、抵抗Ｒ３とツェナーダイオードＺＤ４の並列回路を介し、接地されている。なお、ツェナーダイオードＺＤ４は、カソードがソースＳ３に接続され、アノードが接地されている。また、第３レベルシフトトランジスタＥのソースＳ３は信号を反転するインバータＩＣ４ａと、さらにその信号を反転するインバータＩＣ４ｂの直列回路に接続されている。インバータＩＣ４ｂの出力側は、ＲＳフリップフロップＩＣ８のＳ端子に接続されている。
【００５２】
高電位回路領域３０ｂの信号線Ｐ４は、分離領域２０ｂに形成されている第４レベルシフトトランジスタＦのゲートＧ４に接続されている。第４レベルシフトトランジスタＦのドレインＤ４は、低電位回路領域１０ｂの電源Ｖｄｄに接続されている。第４レベルシフトトランジスタＦのソースＳ４は、抵抗Ｒ４とツェナーダイオードＺＤ５の並列回路を介し、接地されている。なお、ツェナーダイオードＺＤ５は、カソードがソースＳ４に接続され、アノードが接地されている。また、第４レベルシフトトランジスタＦのソースＳ４は信号を反転するインバータＩＣ５ａと、さらにその信号を反転するインバータＩＣ５ｂの直列回路に接続されている。インバータＩＣ５ｂの出力側は、ＲＳフリップフロップＩＣ８のＲ端子に接続されている。
この構成により、被伝達信号の立ち上がりのタイミングと立ち下がりのタイミングを高電位回路領域３０ｂから低電位回路領域１０ｂに伝達することができる。そして、低電位回路領域１０ｂで、容易に被伝達信号を復元することができる。高電位回路領域３０ｂでは１０００Ｖと１０１５Ｖの間で変化していた被伝達信号が、低電位回路領域１０ｂでは１０Ｖと１５Ｖの間で変化する信号に変換される。
上記第３レベルシフトトランジスタＥを、低電位回路領域１０ｂと高電位回路領域３０ｂの双方から絶縁分離されている分離領域２０ｂに、複数個に分割して形成する。第３レベルシフトトランジスタＥを形成する複数個のトランジスタの各々を第３トランジスタＴｒ３という。また、第４レベルシフトトランジスタＦを形成する複数個のトランジスタの各々を第４トランジスタＴｒ４という。図３に示す半導体装置１の場合と同様、分離領域２０ｂは、第３トランジスタＴｒ３を形成している半導体領域、ダイオードを形成ている半導体領域、第４トランジスタを形成している半導体領域、ダイオードを形成している半導体領域の順序が繰り返されるパターンを形成している。
【００５３】
また、本実施例では、半導体装置が、ｐ型のリサーフ層４４を備えている場合について説明したが、本発明を適用した半導体装置は、リサーフ層４４を備えていなくてもよい。ただし、本実施例のように、リサーフ層４４を備えているとともに、ゲート電極５２を、リサーフ層４４の表面に形成されたフィールド酸化膜４６の一部を覆う範囲に形成することにより、オフ時の電界集中を緩和することができる。
【００５４】
また、本実施例では、半導体装置が、半導体層４の裏面側に埋め込み絶縁層３に接するｎ型の半導体領域４８を備えている場合について説明したが、本発明を適用した半導体装置は、ｎ型の半導体領域４８を備えていなくてもよい。ただし、本実施例のように、ｎ型の半導体領域４８を備えることにより、埋め込み絶縁層３と半導体層４との接合界面の臨界電界を大きくすることができる。
また、本実施例では、半導体装置がＳＯＩ構造を有する場合について説明したが、本発明を適用した半導体装置はＳＯＩ構造を有していなくてもよい。
【図面の簡単な説明】
【００５５】
【図１】半導体装置１において、第１レベルシフトトランジスタＡ及び第２レベルシフトトランジスタＢを用い、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する部分の回路図である。
【図２】図１に示した回路図の各部の状況を示すタイミングチャート図である。
【図３】半導体装置１の平面図である。
【図４】半導体装置１の、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。
【図５】半導体装置１ａの、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。
【図６】半導体装置１ｂの、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。
【図７】第３レベルシフトトランジスタＥと第４レベルシフトトランジスタＦを用い、高電位回路領域３０ｂから低電位回路領域１０ｂに被伝達信号を伝達する部分の回路図である。
【符号の説明】
【００５６】
１，１ａ，１ｂ 半導体装置
２ 半導体基板
３ 埋め込み絶縁層
４ 半導体層
１０，１０ｂ 低電位回路領域
２０，２０ｂ 分離領域
２２，２４，２７ 半導体領域
２６ａ，２６ｂ，２６ｃ 絶縁層
２８ ｐ型のウェル半導体領域
２９ ｎ型のウェル半導体領域
３０，３０ｂ 高電位回路領域
３９ ドリフト領域
４０ 中間半導体層
４１，４１ａ ｐ＋型の半導体領域
４２，４２ａ ｎ＋型のソース領域
４３，４３ａ ｎ＋型の半導体領域
４４ リサーフ層
４５ ボディ領域
４６ フィールド酸化膜
４７ａ，４７ｂ，４７ｃ，４７ｄ 絶縁膜
４８ ｎ型の半導体領域
５２ ゲート電極
５４ ドレイン電極
Ａ 第１レベルシフトトランジスタ
Ｂ 第２レベルシフトトランジスタ
Ｅ 第３レベルシフトトランジスタ
Ｆ 第４レベルシフトトランジスタ
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２トランジスタ
Ｔｒ３ 第３トランジスタ
Ｔｒ４ 第４トランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４ 信号線
【技術分野】
【０００１】
本発明は、低電位回路領域と高電位回路領域が混在している半導体装置の過熱を抑制する技術に関する。
【背景技術】
【０００２】
低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域を備えている半導体装置が知られている。
低電位回路領域には、基準電位が低い回路ブロックが形成されている。例えば、低電位回路領域には、０Ｖを基準電位とし、オフ時とオン時で出力信号レベルが０Ｖと１５Ｖの間で変化する回路が形成されている。高電位回路領域には、基準電位が高い回路ブロックが形成されている。例えば、高電位回路領域には、１０００Ｖを基準電位とし、オフ時とオン時で出力信号レベルが１０００Ｖと１０１５Ｖの間で変化する回路が形成されている。
低電位回路領域と高電位回路領域が混在している半導体装置では、一方の回路領域から他方の回路領域にハイとロウの間で変化する信号を伝達する場合に、トランジスタ（レベルシフトトランジスタ）が用いられることがある。
特許文献１の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えており、この分離領域内に上記レベルシフトトランジスタを形成している。これにより、半導体装置の耐圧の向上を図っている。
【０００３】
【特許文献１】特開２００５−１２３５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
レベルシフトトランジスタには、高電位回路の高電圧がかかっている。例えば、上記に例示したように、出力信号レベルが１０００Ｖと１０１５Ｖの間で変化する高電位回路を利用する場合、レベルシフトトランジスタには１０００Ｖ以上の電圧がかかっている。したがって、レベルシフトトランジスタのオン時にレベルシフトトランジスタに１０ｍＡの電流が流れるとすれば、レベルシフトトランジスタで１０Ｗもの電力を消費する。レベルシフトトランジスタの消費電力が大きければ、その発熱量も大きくなる。これにより、半導体装置が過熱し易くなる。レベルシフトトランジスタに流す電流を低減する技術が開発されているが、限界があり、レベルシフトトランジスタの消費電力を大幅に低減することは難しい。レベルシフトトランジスタの発熱量が大きな問題となっている。
特に、半導体装置がＳＯＩ(Silicon On Insulator)基板を利用している場合には、その問題が深刻となる。ＳＯＩ基板に埋め込まれている埋め込み絶縁層（酸化膜等）の熱伝導率が、半導体層（Ｓｉ等）と比較して小さいために、レベルシフトトランジスタの発熱を放熱することが難しい。
本発明は、上記の問題点を解決するために創案された。すなわち、レベルシフトトランジスタの発熱によって半導体装置が過熱されることを防止できる半導体装置を実現する。
【課題を解決するための手段】
【０００５】
（請求項１に記載の発明）
本発明の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えている。その分離領域内に、複数個の第１トランジスタと複数個の第２トランジスタが形成されている。
各々の第１トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンする。各々の第２トランジスタは、前記信号の立ち下がりタイミングにオンする。複数個の第１トランジスタと複数個の第２トランジスタは、第１トランジスタと非導通領域と第２トランジスタと非導通領域の順序が繰り返されるパターンに従って分離領域内に配置されている。
信号は、低電位回路領域から高電位回路領域に伝達される場合もあれば、高電位回路領域から低電位回路領域に伝達される場合もある。信号が双方向に伝達される場合、いずれか一方の向きにのみ本発明を適用してもよい。もちろん、双方向に本発明を適用してもよい。
【０００６】
本発明の半導体装置では、一方の回路領域から他方の回路領域に伝達する信号（以下では被伝達信号という）の立ち上がりのタイミングを示す信号（以下では立ち上がりエッジ信号という）が第１トランジスタから他方の回路領域に出力される。また、被伝達信号の立ち下がりのタイミングを示す信号（以下では立ち下がりエッジ信号という）が第２トランジスタから他方の回路領域に出力される。立ち上がりエッジ信号と立ち下がりエッジ信号を受領した他方の領域では、これらのタイミング信号から被伝達信号を容易に復元することができる。
第１トランジスタと第２トランジスタでレベルシフトトランジスタを構成すると、被伝達信号がハイの間はオンしてロウの間はオフするレベルシフトトランジスタを利用する場合に比して、レベルシフトトランジスタに電流が流れる時間を短くすることができ、消費電力と発熱量を抑えることができる。
本発明の半導体装置では、第１トランジスタと第２トランジスタが、被導通領域を挟んで交互に形成されている。立ち上がりエッジ信号を出力する第１トランジスタと、立ち下がりエッジ信号を出力する第２トランジスタは、同時にオンすることがない。同時にオンすることがない第１トランジスタと第２トランジスタが交互に配置されているために、第１トランジスタの発熱中は第２トランジスタに伝熱され、第２トランジスタの発熱中は第１トランジスタに伝熱される。第１トランジスタと第２トランジスタの温度の平均化が促進され、一方のトランジスタが過熱されることが抑制される。
さらに本発明の半導体装置では、第１トランジスタと第２トランジスタの各々が複数個に分割されている。しかも、分割された１個の第１トランジスタと、非導通領域と、分割された１個の第２トランジスタと、非導通領域の順序が繰り返される配置パターンが採用されている。このために、大発熱が局所的に集中して発生することがなく、小発熱が複数個所に分散して発生することになる。これによって、半導体装置が局所的に過熱されることが抑制される。
本発明の半導体装置を用いれば、低電位回路領域と高電位回路領域との間で信号を伝達する各々のレベルシフトトランジスタに発生する熱を低減することができ、半導体装置の過熱を抑制することができる。
【０００７】
（請求項２に記載の発明）
本発明は、レベルシフトトランジスタが低電位回路領域から高電位回路領域に信号を伝達する場合に特に有用である。すなわち、一方の回路領域が低電位回路領域である場合に特に有効である。
低電位回路領域から高電位回路領域に信号を伝達するレベルシフトトランジスタには高電位が印加されるために発熱しやすい。本発明は、発熱しやすいレベルシフトトランジスタの問題に効果的に対応することができる。
【０００８】
（請求項３に記載の発明）
第１トランジスタと第２トランジスタの間に配置される非導通領域は、トレンチを充填している絶縁層で形成してもよい。
【０００９】
（請求項４に記載の発明）
トレンチを充填している絶縁層と、ｎ型領域が高電位に接続されているダイオードで、第１トランジスタと第２トランジスタの間に配置される非導通領域を形成してもよい。すなわち、逆バイアス電圧が印加されるダイオードを利用して第１トランジスタと第２トランジスタ間の絶縁を確保してもよい。
例えば、第１トランジスタと第２トランジスタが必要とするソース領域またはエミッタ領域の作成を省略することによって、第１トランジスタと第２トランジスタの間にダイオードを形成することができる。第１トランジスタとダイオードと第２トランジスタとダイオードの順序が繰り返される配置パターンを比較的簡単に構成できる。
第１トランジスタと第２トランジスタの間に、逆バイアスが印加されているダイオードを配置すると、絶縁層の厚みを薄くできる。熱伝導率が低いことが多い絶縁層を薄くできるために、第１トランジスタと第２トランジスタの間の伝熱作用を高いレベルに維持することができる。
【００１０】
（請求項５に記載の発明）
また、本発明の半導体装置は、以下のような構成であることが好ましい。
好ましい半導体装置は、高電位回路領域と分離領域を分離する第１分離部と、低電位回路領域と分離領域を分離する第２分離部を備えている。分離領域内には、第１分離部側に第１導電型の第１半導体領域が形成されており、第２分離部側に第２導電型の第２半導体領域が形成されており、第２半導体領域内の表面に臨む位置に第１導電型の第３半導体領域が形成されている。第１半導体領域と第３半導体領域を分離している第２半導体領域に対して絶縁膜を介してゲート電極が対向している。
この構造を備えていると、同一導電型の第１半導体領域と第３半導体領域と、それらを分離している反対導電型の第２半導体領域と、その第２半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の第１トランジスタと電界効果型の第２トランジスタが形成される。
例えば、第１半導体領域をドレイン領域とし、第２半導体領域をボディ領域とし、第３半導体領域をソース領域とする電界効果型の横型トランジスタを形成することができる。分離領域に、第１トランジスタと第２トランジスタが繰り返し出現するパターンを形成しやすい。
【００１１】
（請求項６に記載の発明）
第１半導体領域と第２半導体領域と第３半導体領域とゲート電極の各々は、第１分離部と第２分離部に沿う方向に伸びており、第１半導体領域と第２半導体領域と第３半導体領域とゲート電極を横断して第１分離部から第２分離部に達する複数個の非導通領域が設けられていることが好ましい。この場合、隣接する非導通領域同士の間に間隔が形成されるように配置されており、非導通領域の一方側に第１トランジスタが位置し、非導通領域の他方側に第２トランジスタが位置する規則に従って、前記方向に沿って、第１トランジスタと第２トランジスタが交互に配置されていることが好ましい。
この構成によると、第１トランジスタ→非導通領域→第２トランジスタ→非導通領域→第１トランジスタの順序が繰り返されるパターンを形成しやすい。
【００１２】
（請求項７に記載の発明）
第１半導体領域と第２半導体領域とゲート電極の各々は、隣接する非導通領域同士の間を、第１分離部と第２分離部に沿って長く伸びており、第３半導体領域は、隣接する非導通領域同士の間において、第１分離部と第２分離部に沿って複数個に分割されており、分割された第３半導体領域同士の間に間隔が確保されていることが好ましい。
第３半導体領域は、ゲート電極と絶縁膜を介して対向している第２半導体領域にチャネル領域が形成された際に、チャネル領域に第１導電型のキャリアを供給する領域となる。したがって、第３半導体領域が形成されている断面を持つ領域では、トランジスタを形成することができる。第３半導体領域が形成されていない断面を持つ領域では、チャネル領域にキャリアを供給する領域がないので、トランジスタが形成されない。トランジスタが形成されない領域により、トランジスタが形成される領域を複数個に分割し、トランジスタが形成される領域間に間隔を確保することができる。すなわち、個々の第１トランジスタや個々の第２トランジスタを複数の領域に分割することができる。
個々の第１トランジスタや個々の第２トランジスタが局所的に発熱する現象を抑制することができる。
【００１３】
（請求項８に記載の発明）
第１半導体領域と第２半導体領域と第３半導体領域とゲート電極の各々は、第１分離部と第２分離部に沿う方向に伸びており、第１半導体領域と第２半導体領域と第３半導体領域とゲート電極を横断して第１分離部から第２分離部に達する複数個の絶縁膜が形成されていることが好ましい。この場合、隣接する絶縁膜は、絶縁膜同士の間に間隔を置いて配置されており、絶縁膜の一方側には第３半導体領域が形成されており、絶縁膜の他方側には第３半導体領域が形成されていないのが好ましい。第３半導体領域が形成されている側では第１トランジスタまたは第２トランジスタが形成されるのに対し、第３半導体領域が形成されていない側ではダイオードが形成される。
この構成によると、第１トランジスタと第２トランジスタの間に幅の広いトレンチを掘らないでも、第１トランジスタと第２トランジスタの間に充分な間隔を形成することができる。トランジスタの熱を周囲に伝熱しやすく、トランジスタの過熱を防ぎやすい。
【００１４】
（請求項９に記載の発明）
半導体基板と、半導体基板上に形成されている埋め込み絶縁層と、埋め込み絶縁層の上に形成されている半導体層を備え、半導体層に、低電位回路領域と高電位回路領域と分離領域が形成されていてもよい。
埋め込み絶縁層を備える半導体装置は、一般的にＳＯＩ(Silicon On Insulator)と称呼されている。ＳＯＩはサージ電圧等に対する耐圧が高いことが知られている。しかしながら、埋め込み絶縁層（酸化膜等）は、半導体層（Ｓｉ等）と比較して熱伝導性が悪い。したがって、発生した熱が発散され難く、熱がこもり、半導体装置が過熱され易い。
本発明をこのような半導体装置に適用すれば、低電位回路領域と高電位回路領域間で信号を伝達する際に発生する熱を発散し易くし、半導体装置の過熱を防止しやすくなる。
【発明の効果】
【００１５】
本発明によれば、低電位回路領域と高電位回路領域との間で信号の伝達を媒介するトランジスタに発生する熱を低減することができ、しかも発熱範囲を分散することができる。半導体装置が局所的に過熱されることに対して効果的に対策することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）
半導体基板２と、半導体基板２の上に形成されている埋め込み絶縁層３と、埋め込み絶縁層３の上に形成されている第１導電型の中間半導体層４０を備えている。
中間半導体層４０内において埋め込み絶縁層３に接し、第１導電型の不純物を高濃度に含む半導体領域４８が第１分離部２６ｂ寄りに形成されている。これにより、中間半導体層４０と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができ、耐圧の高い半導体装置を構成することができる。
（第２特徴）
非導通領域は絶縁膜２６ｃである。
（第３特徴）
半導体装置は、第１導電型の中間半導体層４０内において表面に臨んで形成されている第２導電型のリサーフ層４４を備えている。
（第４特徴）
リサーフ層４４の表面側の一部を覆うフィールド酸化膜４６を備えている。
【実施例】
【００１７】
（第１実施例）
本発明を具現化した半導体装置の第１実施例を、図１〜図４を参照して説明する。本実施例の半導体装置は、図３に示すように、低電位回路領域１０と、高電位回路領域３０と、分離領域２０を備えている。分離領域２０は、第１分離部２６ｂによって高電位回路領域３０から絶縁分離されており、第２分離部２６ａによって低電位回路領域１０から絶縁分離されている。分離領域２０は、高電位回路領域３０を低電位回路領域１０から絶縁分離している。
後記するように、分離領域２０内に、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達するためのレベルシフトトランジスタが形成されている。なお、被伝達信号は、ハイレベルとロウレベルの間で変化する。
図１は、レベルシフトトランジスタを用いて低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する部分の回路図である。図２は、図１に示した回路図の各部位における電圧変化を示すタイミングチャート図である。図３は、半導体装置の平面図である。図４は、レベルシフトトランジスタの構成を示す分離領域２０の断面図と表面図である。
【００１８】
低電位回路領域１０では、基準電位が０Ｖであり、信号の電位が０Ｖから１５Ｖの間で変化する。高電位回路領域３０では、基準電位が１０００Ｖであり、信号の電位が１０００Ｖから１０１５Ｖの間で変化する。したがって、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する場合、レベルシフトトランジスタが必要となる。
本実施例の半導体装置１は、被伝達信号の立ち上がりエッジのタイミングを低電位回路領域１０から高電位回路領域３０に伝達する第１レベルシフトトランジスタＡと、被伝達信号の立ち下がりエッジのタイミングを低電位回路領域１０から高電位回路領域３０に伝達する第２レベルシフトトランジスタＢを備えている。高電位回路領域３０では、立ち上がりエッジのタイミングと立ち下りエッジのタイミングとから被伝達信号を復元することができる。
【００１９】
図１に示すように、低電位回路領域１０は、被伝達信号の立ち上がりタイミングを検出して所定時間だけハイに変化したのちにロウに戻るパルス状の信号（以下では、立ち上がりエッジ信号という）を出力する信号線Ｐ１を備えている。また、低電位回路領域１０は、被伝達信号の立ち下がりタイミングを検出して所定時間だけハイに変化したのちにロウに戻るパルス状の信号（以下では立ち下がりエッジ信号という）を出力する信号線Ｐ２を備えている。
低電位回路領域１０の信号線Ｐ１は、分離領域２０に形成されている第１レベルシフトトランジスタＡのゲートＧ１に接続されている。第１レベルシフトトランジスタＡのソースＳ１は、高電位回路領域３０のグランドに接続されている。第１レベルシフトトランジスタＡのドレインＤ１は、抵抗Ｒ１とツェナーダイオードＺＤ１の並列回路を介して、高電位回路領域３０の電源Ｖｃｃ（１０１５Ｖ）に接続されている。なお、ツェナーダイオードＺＤ１は、アノードがドレインＤ１に接続され、カソードが電源Ｖｃｃに接続されている。また、第１レベルシフトトランジスタＡのドレインＤ１は、信号を反転するインバータＩＣ１の入力側に接続されている。インバータＩＣ１の出力側は、ＲＳフリップフロップＩＣ７のＳ端子に接続されている。
【００２０】
低電位回路領域１０の信号線Ｐ２は、分離領域２０に形成されている第２レベルシフトトランジスタＢのゲートＧ２に接続されている。第２レベルシフトトランジスタＢのソースＳ２は、高電位回路領域３０のグランドに接続されている。第２レベルシフトトランジスタＢのドレインＤ２は、抵抗Ｒ２とツェナーダイオードＺＤ２の並列回路を介して、高電位回路領域３０の電源Ｖｃｃ（１０１５Ｖ）に接続されている。なお、ツェナーダイオードＺＤ２は、アノードがドレインＤ２に接続され、カソードが電源Ｖｃｃに接続されている。また、第２レベルシフトトランジスタＢのドレインＤ２は、信号を反転するインバータＩＣ２の入力側に接続されている。インバータＩＣ２の出力側は、ＲＳフリップフロップＩＣ７のＲ端子に接続されている。
【００２１】
次に、第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢにより、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する動作を簡単に説明する。
インバータＩＣ１の入力側を（ａ）点とする。インバータＩＣ１の出力側を（ｂ）点とする。インバータＩＣ２の入力側を（ｃ）点とする。インバータＩＣ２の出力側を（ｄ）点とする。また、ＲＳフリップフロップＩＣ３の出力側を（ｅ）点とする。
（ａ）〜（ｅ）点の電位が変化する様子を、図１、図２を参照して説明する。
第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢを用い、図２の（１）に示す被伝達信号を、低電位回路領域１０から高電位回路領域３０に伝達する。
【００２２】
図２に示すように、被伝達信号がロウレベルにあるＴ１期間では、立ち上がりエッジ信号は出力されていないので、第１レベルシフトトランジスタＡはオフしている。第１レベルシフトトランジスタＡのドレインＤ１と同電位の（ａ）点は、電源Ｖｃｃにプルアップされている。したがって、図２の（３）に示すように、（ａ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に等しい。（ｂ）点では、インバータＩＣ１によって（ａ）点のロジックと反転するので、１０００（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＳ入力は、”ロウレベルとなっている。
【００２３】
被伝達信号がハイに変化し、これにより信号線Ｐ１から出力される立ち上がりエッジ信号がハイに変化すると、この信号がゲートＧ１に入力されて第１レベルシフトトランジスタＡがオンし、第１レベルシフトトランジスタＡのソースＳ１とドレインＤ１間が導通する。したがって、（ａ）点の電位は、電源Ｖｃｃの電圧の１０１５（Ｖ）からツェナーダイオードＺＤ１の降伏電圧約１５（Ｖ）を引いた値である約１０００（Ｖ）となる。（ｂ）点の電位は、インバータＩＣ１によって（ａ）点のロジックと反転するので、１０１５（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＳ入力は、ハイレベルとなる。
立ち上がりエッジ信号がオンしているＴ２１期間は、この状態が維持される。
【００２４】
立ち上がりエッジ信号がオフすると、（ａ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に戻り、（ｂ）点の電位は、オフ状態の１０００（Ｖ）に戻る。ＲＳフリップフロップＩＣ３のＳ入力は、ロウレベルに戻る。
被伝達信号がハイであるＴ２期間はこの状態が維持される。
【００２５】
被伝達信号がロウに変化し、これにより信号線Ｐ２から出力される立ち下がりエッジ信号がハイに変化すると、この信号がゲートＧ２に入力されて第２レベルシフトトランジスタＢがオンし、第２レベルシフトトランジスタＢのソースＳ２とドレインＤ２間が導通する。したがって、（ｃ）点の電位は、電源Ｖｃｃの電圧の１０１５（Ｖ）からツェナーダイオードＺＤ２の降伏電圧約１５（Ｖ）を引いた値である約１０００（Ｖ）となる。（ｄ）点の電位は、インバータＩＣ２によって（ｃ）点のロジックと反転するので、１０１５（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＲ入力は、“ハイレベルとなる。
立ち下がりエッジ信号がオンしているＴ３１期間は、この状態が維持される。
【００２６】
立ち下がりエッジ信号がオフすると、（ｃ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に戻り、（ｄ）点の電位は、オフ状態の１０００（Ｖ）に戻る。ＲＳフリップフロップＩＣ３のＲ入力は、“ロウレベルに戻る。
被伝達信号がロウであるＴ３期間はこの状態が維持される。
【００２７】
ＲＳフリップフロップＩＣ３のＳ入力に、（ｂ）点の電位が入力される。また、ＲＳフリップフロップＩＣ３のＲ入力に、（ｄ）点の電位が入力される。これにより、ＲＳフリップフロップＩＣ３のＱ出力である（ｅ）点の電位は、図２の（８）に示すように、図２の（ｂ）の電位の変化に応じて（すなわち、立ち上がりエッジ信号の立ち上がりに応じて）１０００Ｖのロウレベルから１０１５（Ｖ）のハイレベルにセットされる。そして、図２の（ｄ）の電位の変化に応じて（すなわち、立ち下がりエッジ信号の立ち上がりに応じて）１０１５Ｖのハイレベルから１０００（Ｖ）のロウレベルにリセットされる。
これにより、図２の（１）に示す低電位回路領域１０の被伝達信号が、高電位回路領域３０で復元される。低電位回路領域１０では１０Ｖと１５Ｖの間で変化していた被伝達信号が、高電位回路領域３０では１０００Ｖと１０１５Ｖの間で変化する信号に変換される。
【００２８】
半導体装置１では、上記した機能を有する第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢを、分離領域２０内に、複数個に分割して形成する。第１レベルシフトトランジスタＡを形成する複数個のトランジスタの各々を第１トランジスタＴｒ１という。また、第２レベルシフトトランジスタＢを形成する複数個のトランジスタの各々を第２トランジスタＴｒ２という。
【００２９】
図３は、半導体装置１をその上面から見た図である。
前述したように、高電位回路領域３０は、低電位回路領域１０内に島状に形成されている。高電位回路領域３０の周りを分離領域２０が一巡している。分離領域２０は、略四角形の高電位回路領域３０を包囲する帯状に形成されている。
分離領域２０は、第１絶縁膜２６ｂで、高電位回路領域３０から電気的に絶縁分離されている。また、分離領域２０は、第２絶縁膜２６ａで、低電位回路領域１０から電気的に絶縁分離されている。分離領域２０は、高電位回路領域３０と低電位回路領域１０の双方から絶縁分離されている。
分離領域２０は、幅方向に伸びる絶縁膜２６ｃで分割されている。絶縁膜２６ｃは、第１絶縁膜２６ｂから第２絶縁膜２６ａまで達している。絶縁膜２６ｃは、隣接する絶縁膜２６ｃ同士の間に間隔が確保されるピッチで、分離領域２０の長さに沿って、繰り返し形成されている。これにより、分離領域２０は、電気的に分離された複数の半導体領域に分割されている。
分割された複数の半導体領域は、後述する半導体領域２２（図３で、粗いピッチのハッチで示す領域）と、半導体領域２４（図３で、白抜きで示す領域）と半導体領域２７（図３で、細かいピッチのハッチで示す領域）を備えている。分割された半導体領域は、半導体領域２２，２４，２７，２４の順序が繰り返されているパターンを形成している。
【００３０】
各半導体領域２２に、第１レベルシフトトランジスタＡを構成する第１トランジスタＴｒ１が形成されている。また、各半導体領域２７に、第２レベルシフトトランジスタＢを構成する第２トランジスタＴｒ２が形成されている。そして、各半導体領域２４には、第１トランジスタＴｒ１と第２トランジスタＴｒ２を、間隔を開けて分割するためのダイオードＤが形成されている。
【００３１】
図４を用い、第１トランジスタＴｒ１を形成する半導体領域２２の詳細な構成を説明する。
半導体領域２２は、ｐ型の不純物（典型的にはボロン）を高濃度に含む単結晶シリコンの半導体基板２と、その半導体基板２上に形成されている酸化シリコン（SiO2）の埋込み絶縁膜３と、その埋込み絶縁膜３上に形成されている半導体層４を備えている。半導体基板２、埋込み絶縁膜３及び半導体層４の積層構造は、一般的にＳＯＩ（Silicon On Insulator）基板と称される。
【００３２】
高電位回路領域３０の外周に沿って、ｎ型ウェル半導体領域２９が形成されている。ｎ型ウェル半導体領域２９に沿って、ｎ型ウェル半導体領域２９を一巡する絶縁膜２６ｂが形成されている。絶縁膜２６ｂは、半導体層の表面から埋め込み絶縁層３まで伸びている。分離領域２０は、絶縁膜２６ｂ（第１分離部）によって、高電位回路領域３０から絶縁分離されている。
分離領域２０の内周側寄り（第１分離部寄り）には、ｎ型（第１導電型）のドリフト領域３９が形成されている。その表面の一部に、ｎ＋型のドレイン領域４３（第１半導体領域）が形成されている。ｎ＋型のドレイン４３は、絶縁膜２６ｂが伸びている方向と平行に伸びている。
【００３３】
低電位回路領域１０の内周に沿って、ｐ型ウェル半導体領域２８が形成されている。ｐ型ウェル半導体領域２８に沿って、ｐ型ウェル半導体領域２８を一巡する絶縁膜２６ａが形成されている。絶縁膜２６ａは、半導体層の表面から埋め込み絶縁層３まで伸びている。分離領域２０は、絶縁膜２６ａ（第２分離部）によって、低電位回路領域１０から絶縁分離されている。
分離領域２０の外周側寄り（第２分離部寄り）には、ｐ型（第２導電型）のボディ領域４５が形成されている。その表面の一部に、ｐ＋型のボディコンタクト領域４１が形成されている。ｐ＋型のボディコンタクト４１は、絶縁膜２６ａが伸びている方向と平行に伸びている。
第１トランジスタＴｒ１を形成する領域２２では、ｐ＋型のボディコンタクト領域４１に沿って、ｎ＋型のソース領域４２が形成されている。図示はされていないが、第２トランジスタＴｒ１を形成する領域２７でも、ｐ＋型のボディコンタクト領域４１に沿って、ｎ＋型のソース領域４２が形成されている。これに対し、ダイオードを形成する領域２４では、ｎ＋型のソース領域４２が形成されていない。
【００３４】
ｐ型のボディ領域４５と、ｎ型のドリフト領域３９の間には、ｎ型の中間半導体領域４０が形成されている。
ｎ型の中間半導体層４０の表面であって、ｐ型のボディ領域４５とｎ型のドリフト領域３９から離間した範囲に、ｐ型のリサーフ層４４が形成されている。リサーフ層４４の上部には、リサーフ層４４に接するフィールド絶縁膜４６が形成されている。リサーフ層４４と、フィールド絶縁膜４６は、絶縁膜２６ａ，２６ｂと平行に伸びている。
埋め込み絶縁層３と接している中間半導体層４０の裏側部分には、ｎ＋型の半導体領域４８が伸びている。ｎ＋型の半導体領域４８は、ｎ型のドリフト領域３９に接している。ｎ＋型の半導体領域４８は、ｐ型ボディ領域４５とは接しておらず、半導体装置１の表面にも臨んでいない。
【００３５】
フィールド酸化膜４６からｎ＋型のソース領域４２までの半導体層４の表面には、絶縁膜４７ａが形成されている。さらに、フィールド酸化膜４６からｎ＋型のドレイン領域４３までの半導体層４の表面には、絶縁膜４７ｂが形成されている。
絶縁膜４７ａと、フィールド酸化膜４６の一部を覆う範囲に、ゲート電極５２が形成されている。ｎ＋型のドレイン領域４３と、絶縁膜４７ｂと、フィールド酸化膜４６の一部を覆う範囲に、ドレイン電極５４が形成されている。図示はされていないが、ｐ＋型のボディコンタクト４１と、ｎ＋型のソース領域４２の表面には、ソース電極が形成されている。
【００３６】
半導体領域２２には、その断面に示されているように、ｎ＋型のドレイン領域４３（第１導電型の第１半導体領域）と、ｐ型ボディ領域４５（第２導電型の第２半導体領域）と、ｎ＋型のソース領域４２（第１導電型の第３半導体領域）と、ドレイン領域４３とソース領域４２を隔てている範囲のボディ領域４５に絶縁層４７ａを隔てて対向するゲート電極５２が形成されれており、これによって、横型のＭＯＳＦＥＴである第１トランジスタＴｒ１を構成している。
半導体領域２２のｎ＋型のソース領域４２は、第１トランジスタＴｒ１のソース領域に対応する。半導体領域２２のｐ型ボディ領域４５は、第１トランジスタＴｒ１のボディ領域に対応する。半導体領域２２のｎ＋型のドレイン領域４３は、第１トランジスタＴｒ１のドレイン領域に対応する。半導体領域２２のゲート電極５２は、第１トランジスタＴｒ１のゲート電極に対応する。半導体領域２２のドレイン電極５４は、第１トランジスタＴｒ１のドレイン電極に対応する。なお、図示していないが、ソース領域４２には、第１トランジスタＴｒ１のソース電極を接続する。
【００３７】
そして、ソース電極（図１に示すソースＳ１）に０Ｖを印加し、ドレイン電極（図１に示すドレインＤ１）に、高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電極５２に所定のゲート電圧（図１、図２に示す立ち上がりエッジ信号のオン電圧）を印加すると、ゲート電極５２と絶縁膜４７ａを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型のドレイン領域４３にキャリアが移動し、第１トランジスタＴｒ１がオン状態となる。
【００３８】
なお、埋め込み絶縁層３と接するように形成されたｎ型の半導体領域４８により、中間半導体層４０の裏側部分と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができる。そのことによって、耐圧の高い半導体装置１を構成することができる。なお、ｎ型の半導体領域４８については、本願出願人による出願である特願２００５−３６７４１７号の明細書に、その構成及び効果を詳述してあるので参考にされたい。
【００３９】
第２トランジスタＴｒ２を形成している半導体領域２７の構造は、上述した第１トランジスタＴｒ１を形成している半導体領域２２の構造と等しい。図４では省略しているが、半導体領域２７は、半導体領域２４の奥に配置されている（併せて図３参照）。
半導体領域２７に形成されたｎ＋型のソース領域４２は、第２トランジスタＴｒ２のソース領域に対応する。半導体領域２７に形成されたｐ型ボディ領域４５は、第２トランジスタＴｒ２のボディ領域に対応する。半導体領域２７に形成されたｎ＋型のドレイン半導体領域４３は、第２トランジスタＴｒ２のドレイン領域に対応する。半導体領域２７のゲート電極５２は、第２トランジスタＴｒ２のゲート電極に対応する。半導体領域２２のドレイン電極５４は、第２トランジスタＴｒ２のドレイン電極に対応する。なお、図示していないが、ソース領域４２には、第２トランジスタＴｒ２のソース電極を接続する。
ソース電極（図１に示すソースＳ２）に０Ｖを印加し、ドレイン電極（図１に示すのドレインＤ２）に、高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電極５２に所定のゲート電圧（図１、図２に示す立ち下がりエッジ信号のオン電圧）を印加すると、ゲート電極５２と絶縁膜４７ａを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型の半導体領域４３（ドレイン領域）にキャリアが移動し、第２トランジスタＴｒ２がオン状態となる。
【００４０】
次に、ダイオードＤを形成する半導体領域２４の構成について説明する。
半導体領域２２，２７と同様、ドレイン領域４３と、ドリフト領域３９と、ボディ領域４５と、ドレイン電極５４と、電極５２が、絶縁膜２６ａ，２６ｂに沿う方向に伸びている。
半導体領域２２，２７にはソース領域４２が形成されているが、半導体領域２４にはソース領域４２が形成されていない。半導体領域２４では、半導体領域２２，２７でソース領域４２が形成されている領域に、ｐ＋型の半導体領域６１が伸びている。半導体領域２４のその他の構成は、半導体領域２２，２７と同様である。
半導体領域２４に形成されたｐ＋型の半導体領域６１は、ダイオードＤのアノード領域に対応する。半導体領域２４に形成されたｎ＋型の半導体領域４３（半導体領域２２，２７では、ドレイン領域）は、ダイオードＤのカソード領域に対応する。半導体領域２４の電極５２（半導体領域２２，２７では、ゲート電極）は、ダイオードＤのアノード電極に対応する。半導体領域２４の電極５４（半導体領域２２，２７では、ドレイン電極）は、ダイオードＤのカソード電極に対応する。
ダイオードＤのアノード電極（ゲート電極５２）は低電位回路に接続され、ダイオードＤのカソード電極（ドレイン電極５４）は高電位回路に接続されている。すなわち、ダイオードＤには常の逆バイアス電圧が印加されており、アノード電極（ゲート電極５２）とカソード電極（ドレイン電極５４）は非導通状態に維持される。
半導体領域２４に形成されたダイオードＤは、非導通領域を提供し、第１トランジスタＴｒ１と第２トランジスタＴｒ２を電気的に絶縁分離するとともに、半導体領域２２に形成されている第１トランジスタＴｒ１と半導体領域２７に形成されている第２トランジスタＴｒ２の間の間隔を開けている。
【００４１】
本実施例の半導体装置１では、低電位回路領域１０から高電位回路領域３０に、複数の第１トランジスタＴｒ１で構成された第１レベルシフトトランジスタＡを介して、被伝達信号の立ち上がりのタイミングが伝達される。また、複数の第２トランジスタＴｒ２で構成された第２レベルシフトトランジスタＴｒ２を介して、被伝達信号の立ち下がりのタイミングが伝達される。これにより、高電位回路領域３０で、被伝達信号を復元することができる。各第１トランジスタＴｒ１は、立ち上がりエッジ信号がオンしている間だけオンする。各第２トランジスタＴｒ２は、立ち下がりエッジ信号がオンしている間だけオンする。したがって、各トランジスタＴｒ１，Ｔｒ２がオン状態となっている時間が少ない。すなわち、第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢの消費電力を低減することができる。
【００４２】
さらに、本発明の半導体装置１では、第１レベルシフトトランジスタＡを構成する第１トランジスタＴｒ１を複数個に分割して分散して配置している。また、第２レベルシフトトランジスタＢを構成する第２トランジスタＴｒ２を複数個に分割して分散して配置している。したがって、第１レベルシフトトランジスタＡがオン状態となることにより発熱する半導体領域を２以上の半導体領域で分担することができる。同様に、第２レベルシフトトランジスタＢがオン状態となることにより発熱する半導体領域を２以上の半導体領域で分担することができる。
さらに、本発明の半導体装置１では、第１トランジスタＴｒ１と第２トランジスタＴｒ２が、絶縁膜２６ｃ及びダイオードＤを挟んで交互に形成されている。第１トランジスタＴｒ１は、被伝達信号の立ち上がりを示す信号を出力するトランジスタであり、第２トランジスタＴｒ２は、被伝達信号の立ち下りを示す信号を出力するトランジスタである。したがって、第１トランジスタＴｒ１と第２トランジスタＴｒ２は、双方が同時にオンすることがない。同時にオンすることがないトランジスタが、ダイオードＤ形成領域の間隔をもって交互に形成されているので熱が発散し易い。
これにより、低電位回路領域１０と高電位回路領域３０との間で信号の伝達を媒介する第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢの過熱を抑制し、半導体装置１の過熱を抑制することができる。
【００４３】
また、本実施例の半導体装置１は、低電位回路領域１０と高電位回路領域３０を分離する分離領域２０を備えている。そして、その分離領域２０に、第１トランジスタＴｒ１と第２トランジスタＴｒ２とダイオードＤを備えている。これにより、各トランジスタの出力配線（例えば、ドレイン電極配線）が、両回路領域間を直接的に跨ぐことがない。半導体装置１の耐圧を向上させることができる。
また、半導体装置１は分離領域２０を備え、その幅方向に主電流が流れる横型のトランジスタ構造を第１トランジスタＴｒ１及び第２トランジスタＴｒ２に採用しているので、第１トランジスタＴｒ１とダイオードＤと第２トランジスタＴｒ２とダイオードＤの繰り返しパターンを容易に形成することができる。
また、半導体装置１の高電位回路領域３０は、低電位回路領域１０内に分離領域２０に囲まれて形成されている。これにより、半導体装置１の耐圧を向上させることができる。
【００４４】
また、本実施例の半導体装置１では、第１トランジスタＴｒ１と第２トランジスタＴｒ２を分割するために、ダイオードＤを採用している。ダイオードＤを構成している半導体領域２４は、第１トランジスタＴｒ１と第２トランジスタＴｒ２を構成している半導体領域２２，２７とその構造が類似している。半導体領域２２，２７には、ソース領域４２が設けられているが、半導体領域２４には、ソース領域が設けられていない点が相違する。非導通領域としてこのようなダイオードＤを形成すれば、非導通領域を形成するために特別な工程を必要とすることがない。例えば、この領域に幅の広いトレンチを掘って絶縁物で埋める等の工程を必要としない。したがって、非導通領域を容易に形成することができる。
【００４５】
また、本実施例の半導体装置１は、埋め込み絶縁層３を備えるＳＯＩ(Sillicon On Insulator)である。ＳＯＩはサージ電圧等に対する耐圧が高いが、発生した熱が発散され難く、熱がこもりやすく、半導体装置が過熱し易いことが知られている。半導体装置１によれば、低電位回路領域１０と高電位回路領域３０間で信号を伝達する際に発生する熱を発散し易くし、半導体装置１の過熱を防止することができる。
また、本実施例の半導体装置１は、埋め込み絶縁層３と接するように形成されたｎ型の半導体領域４８を備えている。これにより、中間半導体層４０の裏側部分と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができる。そして、耐圧の高い半導体装置１を構成することができる。
【００４６】
本実施例では、第１トランジスタＴｒ１を構成する半導体領域２２と、絶縁膜２６ｃと、ダイオードＤを構成する半導体領域２４と、絶縁膜２６ｃと、第２トランジスタＴｒ２を構成する半導体領域２７と、絶縁膜２６ｃと、ダイオードＤを構成する半導体領域２４と、絶縁膜２６ｃの順序が繰り返されるバターンを、分離領域２０の延伸方向に形成する場合について説明したが、ダイオードＤを形成する半導体領域２４は形成しなくてもよい。図５の上面図に示す半導体装置１ａでは、半導体領域２２と、絶縁膜２６ｃと、半導体領域２７と、絶縁膜２６ｃの順序が繰り返されるバターンを、分離領域２０の延伸方向に形成している。この場合、絶縁膜２６ｃが、請求項で言う「非導通領域」に対応する。
【００４７】
（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図６を参照して説明する。
第２実施例の半導体装置１ｂは、第１実施例で説明した第１トランジスタＴｒ１及び第２トランジスタＴｒ２が、それぞれが絶縁膜に囲まれて分割された分離領域２０内で、さらに複数に分割されて形成されている。
図６は、半導体装置１ｂの上面図である。以降、半導体装置１（併せて図４参照）と相違する構成のみについて説明する。
半導体装置１ｂでは、第１トランジスタＴｒ１が、半導体領域２２の中で、さらに複数の領域に分割して形成されている。
半導体領域２２では、上面から見ると、ｐ＋型の半導体領域４１ａの３箇所に凹部が設けられている。これらの凹部に、ソース領域４２ａが形成されている。
ｐ＋型の半導体領域４１ａに囲まれてソース領域４２ａが形成されている断面は、第１実施例の第１トランジスタＴｒ１を構成する半導体領域２２と同様の断面になるように構成されている。したがって、この断面を有する領域では、ソース電極がグランドに接続され、ドレイン電極に高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電圧を印加すると、電極５２と絶縁膜４７ｃを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型の半導体領域４３ａにキャリアが移動し、この部分で形成されている第１トランジスタＴｒ１がオン状態となる。
一方、ｐ＋型の半導体領域４１ａに囲まれているソース領域４２ａが形成されていない断面では、第１実施例のダイオードＤを構成する半導体領域２４と同様の断面となる。この部分は、電子を放出するソース領域が存在しないため、キャリアが移動することがなく、非導通領域とすることができる。
第２トランジスタＴｒ２もトランジスタＴｒ１と同様に、半導体領域２７の中で、さらに複数の領域に分割して形成されている。
【００４８】
本実施例の半導体装置１ｂによれば、絶縁膜２６ｃで囲まれた半導体領域２２，２７の中に形成する第１トランジスタＴｒ１と第２トランジスタＴｒ２の各々を、複数の領域に分割して形成することができる。トランジスタが形成されない領域により、トランジスタが形成される領域を複数個に分割し、トランジスタが形成される領域間の間隔を確保することができる。したがって、個々の第１トランジスタや個々の第２トランジスタが発生する熱を周囲に効率的に伝熱することができる。
また、トランジスタを形成する領域とダイオードを形成する領域を、ソース領域４２ａを形成するか否かで決定することができる。その他は、双方同じ構成であるので、トランジスタを形成する領域に、選択的に簡単にダイオードＤである被導通領域を形成することができる。
以上では、ソース領域４２を複数個に分割することで、半導体領域２２内の第１トランジスタＴｒ１と半導体領域２７内の第２トランジスタＴｒ２を複数個に分割した例を示したが、ソース領域４２に代えてドレイン領域４３を複数個に分割してもよいし、ゲート電極５２を複数個に分割してもよい。ソース領域４２と、ドレイン領域４３と、ゲート電極５２のうちの少なくとも一つを、複数個に分割すれば、発熱箇所を分散し、１位置あたりの発熱量を減少することができる。
【００４９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００５０】
本実施例では、半導体装置が、低電位回路領域１０から高電位回路領域３０に伝達する被伝達信号の立ち上がりのタイミングでオンする第１レベルシフトトランジスタＡと、被伝達信号の立ち下がりのタイミングでオンする第２レベルシフトトランジスタＢを備えている場合について説明した。図６に示すように、半導体装置が、高電位回路領域３０から低電位回路領域１０に伝達する被伝達信号の立ち上がりのタイミングをでオンする第３レベルシフトトランジスタＥと、被伝達信号の立ち下がりのタイミングをでオンする第４レベルシフトトランジスタＦを備えていてもよい。もちろん、双方向のレベルシフトトランジスタ（第１レベルシフトトランジスタＡ〜第４レベルシフトトランジスタＦ）を備えていてもよい。この場合には、高電位回路領域３０ｂは、高電位回路領域３０から低電位回路領域１０に伝達する被伝達信号の立ち上がりエッジ信号を出力する信号線Ｐ３を備えている。また、高電位回路領域３０ｂは、被伝達信号の立ち下がりエッジ信号を出力する信号線Ｐ４を備えている。
【００５１】
図７に示すように、高電位回路領域３０ｂの信号線Ｐ３は、分離領域２０ｂに形成されている第３レベルシフトトランジスタＥのゲートＧ３に接続されている。第３レベルシフトトランジスタＥのドレインＤ３は、低電位回路領域１０ｂの電源Ｖｄｄに接続されている。第３レベルシフトトランジスタＥのソースＳ３は、抵抗Ｒ３とツェナーダイオードＺＤ４の並列回路を介し、接地されている。なお、ツェナーダイオードＺＤ４は、カソードがソースＳ３に接続され、アノードが接地されている。また、第３レベルシフトトランジスタＥのソースＳ３は信号を反転するインバータＩＣ４ａと、さらにその信号を反転するインバータＩＣ４ｂの直列回路に接続されている。インバータＩＣ４ｂの出力側は、ＲＳフリップフロップＩＣ８のＳ端子に接続されている。
【００５２】
高電位回路領域３０ｂの信号線Ｐ４は、分離領域２０ｂに形成されている第４レベルシフトトランジスタＦのゲートＧ４に接続されている。第４レベルシフトトランジスタＦのドレインＤ４は、低電位回路領域１０ｂの電源Ｖｄｄに接続されている。第４レベルシフトトランジスタＦのソースＳ４は、抵抗Ｒ４とツェナーダイオードＺＤ５の並列回路を介し、接地されている。なお、ツェナーダイオードＺＤ５は、カソードがソースＳ４に接続され、アノードが接地されている。また、第４レベルシフトトランジスタＦのソースＳ４は信号を反転するインバータＩＣ５ａと、さらにその信号を反転するインバータＩＣ５ｂの直列回路に接続されている。インバータＩＣ５ｂの出力側は、ＲＳフリップフロップＩＣ８のＲ端子に接続されている。
この構成により、被伝達信号の立ち上がりのタイミングと立ち下がりのタイミングを高電位回路領域３０ｂから低電位回路領域１０ｂに伝達することができる。そして、低電位回路領域１０ｂで、容易に被伝達信号を復元することができる。高電位回路領域３０ｂでは１０００Ｖと１０１５Ｖの間で変化していた被伝達信号が、低電位回路領域１０ｂでは１０Ｖと１５Ｖの間で変化する信号に変換される。
上記第３レベルシフトトランジスタＥを、低電位回路領域１０ｂと高電位回路領域３０ｂの双方から絶縁分離されている分離領域２０ｂに、複数個に分割して形成する。第３レベルシフトトランジスタＥを形成する複数個のトランジスタの各々を第３トランジスタＴｒ３という。また、第４レベルシフトトランジスタＦを形成する複数個のトランジスタの各々を第４トランジスタＴｒ４という。図３に示す半導体装置１の場合と同様、分離領域２０ｂは、第３トランジスタＴｒ３を形成している半導体領域、ダイオードを形成ている半導体領域、第４トランジスタを形成している半導体領域、ダイオードを形成している半導体領域の順序が繰り返されるパターンを形成している。
【００５３】
また、本実施例では、半導体装置が、ｐ型のリサーフ層４４を備えている場合について説明したが、本発明を適用した半導体装置は、リサーフ層４４を備えていなくてもよい。ただし、本実施例のように、リサーフ層４４を備えているとともに、ゲート電極５２を、リサーフ層４４の表面に形成されたフィールド酸化膜４６の一部を覆う範囲に形成することにより、オフ時の電界集中を緩和することができる。
【００５４】
また、本実施例では、半導体装置が、半導体層４の裏面側に埋め込み絶縁層３に接するｎ型の半導体領域４８を備えている場合について説明したが、本発明を適用した半導体装置は、ｎ型の半導体領域４８を備えていなくてもよい。ただし、本実施例のように、ｎ型の半導体領域４８を備えることにより、埋め込み絶縁層３と半導体層４との接合界面の臨界電界を大きくすることができる。
また、本実施例では、半導体装置がＳＯＩ構造を有する場合について説明したが、本発明を適用した半導体装置はＳＯＩ構造を有していなくてもよい。
【図面の簡単な説明】
【００５５】
【図１】半導体装置１において、第１レベルシフトトランジスタＡ及び第２レベルシフトトランジスタＢを用い、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する部分の回路図である。
【図２】図１に示した回路図の各部の状況を示すタイミングチャート図である。
【図３】半導体装置１の平面図である。
【図４】半導体装置１の、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。
【図５】半導体装置１ａの、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。
【図６】半導体装置１ｂの、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。
【図７】第３レベルシフトトランジスタＥと第４レベルシフトトランジスタＦを用い、高電位回路領域３０ｂから低電位回路領域１０ｂに被伝達信号を伝達する部分の回路図である。
【符号の説明】
【００５６】
１，１ａ，１ｂ 半導体装置
２ 半導体基板
３ 埋め込み絶縁層
４ 半導体層
１０，１０ｂ 低電位回路領域
２０，２０ｂ 分離領域
２２，２４，２７ 半導体領域
２６ａ，２６ｂ，２６ｃ 絶縁層
２８ ｐ型のウェル半導体領域
２９ ｎ型のウェル半導体領域
３０，３０ｂ 高電位回路領域
３９ ドリフト領域
４０ 中間半導体層
４１，４１ａ ｐ＋型の半導体領域
４２，４２ａ ｎ＋型のソース領域
４３，４３ａ ｎ＋型の半導体領域
４４ リサーフ層
４５ ボディ領域
４６ フィールド酸化膜
４７ａ，４７ｂ，４７ｃ，４７ｄ 絶縁膜
４８ ｎ型の半導体領域
５２ ゲート電極
５４ ドレイン電極
Ａ 第１レベルシフトトランジスタ
Ｂ 第２レベルシフトトランジスタ
Ｅ 第３レベルシフトトランジスタ
Ｆ 第４レベルシフトトランジスタ
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２トランジスタ
Ｔｒ３ 第３トランジスタ
Ｔｒ４ 第４トランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４ 信号線
【特許請求の範囲】
【請求項１】
低電位回路領域と、
低電位回路領域から絶縁分離されている高電位回路領域と、
低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を有し、
分離領域内に、複数個の第１トランジスタと複数個の第２トランジスタが形成されており、
各々の第１トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンし、
各々の第２トランジスタは、前記信号の立ち下がりタイミングにオンし、
第１トランジスタと非導通領域と第２トランジスタと非導通領域の順序が繰り返されるパターンで、前記分離領域内に複数個の第１トランジスタと複数個の第２トランジスタが配置されていることを特徴とする半導体装置。
【請求項２】
前記一方の回路領域が低電位回路領域であることを特徴とする請求項１の半導体装置。
【請求項３】
前記非導通領域は、トレンチを充填している絶縁層で形成されていることを特徴とする請求項１又は２の半導体装置。
【請求項４】
前記非導通領域は、トレンチを充填している絶縁層と、ｎ型領域が高電位に接続されているダイオードで形成されていることを特徴とする請求項１又は２の半導体装置。
【請求項５】
前記高電位回路領域と前記分離領域を分離する第１分離部と、
前記低電位回路領域と前記分離領域を分離する第２分離部と、
前記分離領域内の前記第１分離部側に形成されている第１導電型の第１半導体領域と、
前記分離領域内の前記第２分離部側に形成されている第２導電型の第２半導体領域と、
前記第２半導体領域内において表面に臨んで形成されている第１導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域を分離している前記第２半導体領域に絶縁膜を介して対向しているゲート電極を備えており、
同一導電型の第１半導体領域と第３半導体領域と、それらを分離している反対導電型の第２半導体領域と、その第２半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の前記第１トランジスタと電界効果型の前記第２トランジスタが形成されていることを特徴とする請求項１〜４のいずれかの半導体装置。
【請求項６】
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極の各々は、前記第１分離部と前記第２分離部に沿う方向に伸びており、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極を横断して前記第１分離部から前記第２分離部に達する複数個の前記非導通領域が、隣接する非導通領域同士の間に間隔を置いて配置されており、
前記非導通領域の一方側に前記第１トランジスタが位置し、前記非導通領域の他方側に前記第２トランジスタが位置する規則に従って、前記方向に沿って、前記第１トランジスタと前記第２トランジスタが交互に配置されていることを特徴とする請求項５の半導体装置。
【請求項７】
前記第１半導体領域と前記第２半導体領域と前記ゲート電極の各々は、隣接する前記非導通領域同士の間を、前記第１分離部と前記第２分離部に沿って伸びており、
前記第３半導体領域は、隣接する前記非導通領域同士の間において、前記第１分離部と前記第２分離部に沿って複数個に分割されており、分割された第３半導体領域同士の間に間隔が確保されていることを特徴とする請求項６の半導体装置。
【請求項８】
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極の各々は、前記第１分離部と前記第２分離部に沿う方向に伸びており、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極を横断して前記第１分離部から前記第２分離部に達する複数個の絶縁膜が、隣接する絶縁膜同士の間に間隔を置いて配置されており、
前記絶縁膜の一方側には前記第３半導体領域が形成されており、前記絶縁膜の他方側には前記第３半導体領域が形成されていないことを特徴とする請求項５の半導体装置。
【請求項９】
半導体基板と、前記半導体基板の上に形成されている埋め込み絶縁層と、前記埋め込み絶縁層の上に形成されている半導体層を備えており、
その半導体層に、前記低電位回路領域と高電位回路領域と分離領域が形成されていることを特徴とする請求項１〜８のいずれかの半導体装置。
【請求項１】
低電位回路領域と、
低電位回路領域から絶縁分離されている高電位回路領域と、
低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を有し、
分離領域内に、複数個の第１トランジスタと複数個の第２トランジスタが形成されており、
各々の第１トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンし、
各々の第２トランジスタは、前記信号の立ち下がりタイミングにオンし、
第１トランジスタと非導通領域と第２トランジスタと非導通領域の順序が繰り返されるパターンで、前記分離領域内に複数個の第１トランジスタと複数個の第２トランジスタが配置されていることを特徴とする半導体装置。
【請求項２】
前記一方の回路領域が低電位回路領域であることを特徴とする請求項１の半導体装置。
【請求項３】
前記非導通領域は、トレンチを充填している絶縁層で形成されていることを特徴とする請求項１又は２の半導体装置。
【請求項４】
前記非導通領域は、トレンチを充填している絶縁層と、ｎ型領域が高電位に接続されているダイオードで形成されていることを特徴とする請求項１又は２の半導体装置。
【請求項５】
前記高電位回路領域と前記分離領域を分離する第１分離部と、
前記低電位回路領域と前記分離領域を分離する第２分離部と、
前記分離領域内の前記第１分離部側に形成されている第１導電型の第１半導体領域と、
前記分離領域内の前記第２分離部側に形成されている第２導電型の第２半導体領域と、
前記第２半導体領域内において表面に臨んで形成されている第１導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域を分離している前記第２半導体領域に絶縁膜を介して対向しているゲート電極を備えており、
同一導電型の第１半導体領域と第３半導体領域と、それらを分離している反対導電型の第２半導体領域と、その第２半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の前記第１トランジスタと電界効果型の前記第２トランジスタが形成されていることを特徴とする請求項１〜４のいずれかの半導体装置。
【請求項６】
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極の各々は、前記第１分離部と前記第２分離部に沿う方向に伸びており、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極を横断して前記第１分離部から前記第２分離部に達する複数個の前記非導通領域が、隣接する非導通領域同士の間に間隔を置いて配置されており、
前記非導通領域の一方側に前記第１トランジスタが位置し、前記非導通領域の他方側に前記第２トランジスタが位置する規則に従って、前記方向に沿って、前記第１トランジスタと前記第２トランジスタが交互に配置されていることを特徴とする請求項５の半導体装置。
【請求項７】
前記第１半導体領域と前記第２半導体領域と前記ゲート電極の各々は、隣接する前記非導通領域同士の間を、前記第１分離部と前記第２分離部に沿って伸びており、
前記第３半導体領域は、隣接する前記非導通領域同士の間において、前記第１分離部と前記第２分離部に沿って複数個に分割されており、分割された第３半導体領域同士の間に間隔が確保されていることを特徴とする請求項６の半導体装置。
【請求項８】
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極の各々は、前記第１分離部と前記第２分離部に沿う方向に伸びており、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極を横断して前記第１分離部から前記第２分離部に達する複数個の絶縁膜が、隣接する絶縁膜同士の間に間隔を置いて配置されており、
前記絶縁膜の一方側には前記第３半導体領域が形成されており、前記絶縁膜の他方側には前記第３半導体領域が形成されていないことを特徴とする請求項５の半導体装置。
【請求項９】
半導体基板と、前記半導体基板の上に形成されている埋め込み絶縁層と、前記埋め込み絶縁層の上に形成されている半導体層を備えており、
その半導体層に、前記低電位回路領域と高電位回路領域と分離領域が形成されていることを特徴とする請求項１〜８のいずれかの半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−１３１００４（Ｐ２００８−１３１００４Ａ）
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願番号】特願２００６−３１７５７３（Ｐ２００６−３１７５７３）
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
[ Back to top ]