【課題】二重金属ゲートを有する構造体において金属膜の仕事関数を調整する為の改善した方法および半導体素子を提供する。
【解決手段】半導体素子は単一金属膜に対し、ＮＭＯＳにおいてはフッ素、ＰＭＯＳにおいては炭素をそれぞれ選択的にドーピングすることによって形成される二重仕事関数の金属ゲート電極１０８’、１０９’を有する。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または
、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶
縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と
、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁
層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）
粗さが１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、および絶縁層
表面の一部とドレイン電極表面との高低差は、５ｎｍ以上の半導体装置である。 （もっと読む）

【課題】簡便な工程で、有機半導体層の移動度を低下させることなくパターニングした有機半導体素子を得ることができる有機半導体素子の製造方法を提供する。
【解決手段】ソース電極１およびドレイン電極２を覆うように有機半導体層３を形成する有機半導体層形成工程と、上記有機半導体層上の少なくとも上記ソース電極１および上記ドレイン電極２間のチャネル領域Ｃ上に、第一誘電体層４を形成する第一誘電体層形成工程と、上記第一誘電体層を覆うように上記有機半導体層上に、第二誘電体層５を形成する第二誘電体層形成工程と、を有し、第二誘電体層５は、第一誘電体層４の周囲で有機半導体層３と接触する接触部を有し、接触部Ｘにおける有機半導体層３および第二誘電体層５の界面に、有機半導体層と第二誘電体層とが混ざり合った混合層６を形成することを特徴とする有機半導体素子の製造方法。 （もっと読む）

【課題】ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体基板１００と、半導体基板１００上に形成されたソース／ドレイン
領域１４２と、ソース／ドレイン領域１４２と電気的に連結され、２列及び少なくとも２
行で配列された複数個のワイヤチャンネル１１２ｅ、１１４ｅと、複数個のワイヤチャン
ネル１１２ｅ、１１４ｅをそれぞれ取り囲むゲート絶縁膜１４２ａと、それぞれの複数個
のワイヤチャンネル１１２ｅ、１１４ｅ及びゲート絶縁膜１４２ａを取り囲むゲート電極
と、を備える。 （もっと読む）

【課題】半導体装置において、高電圧の配線層とその下方を横切るように配置された抵抗層との間の絶縁膜の耐圧を確保し、この配線層と抵抗層との間で破壊が起きるのを抑制することを目的とする。
【解決手段】第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。第３配線層２２と第２半導体領域１１との間に配置される絶縁膜１４内には、一端が第３配線層２２に接続されると共に、他端が第１半導体領域１１よりも電位の低い制御端子１２に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性メモリを提供する。
【解決手段】ビット線と、ソース線と、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートと、を有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリであって、第１の絶縁膜は、半導体に酸素雰囲気で高密度プラズマ処理を行った後、窒素雰囲気で高密度プラズマ処理を行うことで形成されるＮＡＮＤ型不揮発性メモリ。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）

【課題】デバイスの破壊電圧を大きく低下させずにＬＤＭＯＳデバイスのオン抵抗を減少可能にすること。
【解決手段】半導体デバイスが、第１導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層を備える。第１、第２導電型のソース／ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第１、第２ソース／ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第１および第２ソース／ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第１ソース／ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第１のソース／ドレイン接点と、エピタキシャル層を貫通して形成され、第２ソース／ドレイン領域に直接に電気的に接続できるように構成された第２ソース／ドレイン接点とを備える。 （もっと読む）

【課題】複雑な工程を経ることなく、通常の半導体製造装置を使用して、低コストで、半導体装置の、低電圧動作、高集積性を実現する。
【解決手段】次の工程（１）〜（５）で半導体装置を製造する。（１）シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して、結晶面を露出させる工程、（２）該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、（３）該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、（４）該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、（５）該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程を有する。 （もっと読む）

【課題】急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供する。
【解決手段】本実施形態による電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れている。 （もっと読む）

【課題】大電流かつ高耐圧な窒化物系半導体デバイスを提供する。
【解決手段】基板１０と、基板１０の上方に形成された電子走行層３０と、電子走行層３０上に形成された、電子走行層３０とバンドギャップエネルギーの異なる電子供給層４０と、電子供給層４０上に形成されたドレイン電極８０と、ドレイン電極８０に流れる電流を制御するゲート電極７０と、ゲート電極７０をはさんでドレイン電極８０の反対側に形成されたソース電極９０とを備え、ゲート電極７０とドレイン電極８０との間の電子走行層３０の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域３２が、互いに離れて形成されている、窒化物系半導体デバイス１００。 （もっと読む）

【課題】チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板のうちゲート電極5両側にエクステンション領域7s、7d、ポケット領域8s、8dを形成し、ゲート電極５側面にサイドウォール9を形成し、半導体基板１のうちサイドウォール9、ゲート電極5から露出した領域をエッチングして凹部1s、1dを形成し、凹部1s、1d内に第３不純物を含む半導体層11s,11dを形成し、第１熱処理により第３不純物を活性化してゲート電極5の両側方にソース／ドレイン領域11s,11dを形成し、半導体層11s,11d内に炭素を有する第４不純物をイオン注入して半導体層11s,11dをアモルファス領域13s,13dとなし、第２熱処理によりアモルファス領域13s,13d内結晶の格子位置での炭素の結合性を高めてゲート電極5の両側方に歪発生領域14s,14dを形成する工程を有する。 （もっと読む）

【課題】酸化物半導体を用いるトランジスタにおいて、電気的特性の良好なトランジスタ及びその作製方法を提供することを課題の一とする。
【解決手段】基板上に酸化物半導体膜及び絶縁膜を有し、酸化物半導体膜の端部は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】論理回路をできるだけ小さな回路面積で形成可能な半導体回路を提供する。
【解決手段】半導体回路は、第１および第２のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。 （もっと読む）

【課題】メタルソース／ドレインを有する極薄SOIMOSトランジスタにおいて、ゲート電極／ゲート絶縁膜の側壁につけた保護膜エッジからゲートエッジまでソース／ドレインの位置の制御とショットキーバリアハイトの制御の両者が実現できるＭＯＳトランジスタの製造方法を提供する。
【解決手段】ＳＯＩ層上にゲート電極を形成する工程と、該ゲート電極の側面にスペーサーを形成する工程と、該ゲート電極及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と該Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素中でアニールしＳＯＩ層中にソース及びドレインとなるエピタキシャルＮｉＳｉ_２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極及び該保護膜をマスクに該エピタキシャルＮｉＳｉ_２層中にＰイオンを注入する工程と、該Ｐイオンを活性化する工程とを含むＭＯＳトランジスタの製造方法。 （もっと読む）

【課題】半導体基板上へのＶＦＥＴと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供する。
【解決手段】Ｐ型シリコン基板２上には、酸化シリコンからなるボックス層３、Ｎ^＋型横方向導電層４およびＮ⁻型表面層５が積層されている。ボックス層３上には、Ｎ⁻型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６およびボックス層３に取り囲まれるトランジスタ形成領域８は、その周囲から分離されている。このトランジスタ形成領域８において、Ｎ⁻型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。またディープトレンチ６の側面に沿って、ドレイン領域１６とＮ^＋型横方向導電層４とに接続されたＮ^＋型縦方向導電層１７が形成されている。 （もっと読む）

【課題】ウェーハを製造するための新規な方法を提供する。
【解決手段】本発明は、ウェーハを製造するための方法に関し、この方法は、半導体基板上にドープト層を設けるステップと、ドープト層上に第１の半導体層を設けるステップと、第１の半導体層上に埋込み酸化物層を設けるステップと、埋込み酸化物層上に第２の半導体層を設けるステップと、を備える。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）