ＭＯＳトランジスタの製造方法
【課題】メタルソース／ドレインを有する極薄SOIMOSトランジスタにおいて、ゲート電極／ゲート絶縁膜の側壁につけた保護膜エッジからゲートエッジまでソース／ドレインの位置の制御とショットキーバリアハイトの制御の両者が実現できるＭＯＳトランジスタの製造方法を提供する。
【解決手段】ＳＯＩ層上にゲート電極を形成する工程と、該ゲート電極の側面にスペーサーを形成する工程と、該ゲート電極及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と該Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素中でアニールしＳＯＩ層中にソース及びドレインとなるエピタキシャルＮｉＳｉ２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極及び該保護膜をマスクに該エピタキシャルＮｉＳｉ２層中にＰイオンを注入する工程と、該Ｐイオンを活性化する工程とを含むＭＯＳトランジスタの製造方法。
【解決手段】ＳＯＩ層上にゲート電極を形成する工程と、該ゲート電極の側面にスペーサーを形成する工程と、該ゲート電極及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と該Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素中でアニールしＳＯＩ層中にソース及びドレインとなるエピタキシャルＮｉＳｉ２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極及び該保護膜をマスクに該エピタキシャルＮｉＳｉ２層中にＰイオンを注入する工程と、該Ｐイオンを活性化する工程とを含むＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
MOSトランジスタの性能向上は、素子の微細化により実現されてきた。ゲート長が30nm以下のナノメータスケールのMOSトランジスタにおいて、短チャネル効果を抑制するため、従来のバルクSi基板から極薄のSOI基板に置き換える必要がある。さらに、ソース／ドレイン部分の寄生抵抗を下げるため、従来のpn接合から、メタルソース／ドレインへ置き換える必要がある。
【０００３】
次世代のMOSトランジスタは、極薄のSOI基板に素子を作製し、極薄SOI層中にメタルソース／ドレインを有する構造となる。つまり、メタルソース／ドレインを有する極薄SOI MOSトランジスタとなる。
メタルソース／ドレインは、メタルとシリコンを反応させたメタルシリサイドが有望である。メタルシリサイドは、これまでのプロセスとも親和性が高く、さらに、低温でメタルシリサイドを形成できるので、プロセスを低温化できるメリットがある。一方、メタルシリサイド形成において、メタルとシリコンの反応が早く、その制御が難しい課題もある。極薄SOI層中にメタルシリサイドを形成する場合、バルクSiに比べ反応するSi量が限定されるので、Si量が少ない極薄のSOI層中でメタルシリサイドの位置制御が重要な課題となる。
【０００４】
非特許文献１では、メタルシリサイドにSi基板との格子ミスマッチが小さいエピタキシャルNiSi2を用いている。シリサイドアニール時間を変化させることにより、SOI層中でエピタキシャルNiSi2の成長を、縦方向（<100>方向）、そして、横方向（<111>方向）でそれぞれ制御できることを報告している。このエピタキシャルNiSi2成長を用いた位置制御は、接合制御技術として期待できる。
【０００５】
しかし、メタルシリサイドの形成において、ゲート電極／ゲート絶縁膜の側壁に保護膜がない場合、ゲート絶縁膜とメタルが反応して、ゲートとソース／ドレイン間の短絡が懸念される。そのため、ゲート電極／ゲート絶縁膜側壁に保護膜をつけて、ゲート絶縁膜との反応を抑制する必要がある。
【０００６】
ところがソースとドレイン間の実効的なチャネルが側壁保護膜の厚さ分長くなってしまうため、トランジスタ特性が劣化することが懸念される。さらに、エピタキシャルNiSi2自身は、ショットキーバリアハイトが高く、MOSトランジスタのソース/ドレインとして十分に機能しない課題がある。
このため、極薄SOI MOSトランジスタにおいてゲート電極／ゲート絶縁膜側壁の保護膜のエッジからゲートエッジまでソース／ドレインを位置制御でき且つショットキーバリアハイトを精密に制御できる技術はまだ確立されていない。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】第５７回応用物理学関係連合講演会 講演予稿集17a-D-5（２０１０春）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、メタルソース／ドレインを有する極薄SOI MOSトランジスタにおいて、ゲート電極／ゲート絶縁膜の側壁につけた保護膜エッジからゲートエッジまでソース／ドレインの位置の制御とショットキーバリアハイトの制御の両者が実現できるＭＯＳトランジスタの製造方法を実現することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題は、以下のＭＯＳトランジスタの製造方法によって解決される。
ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造の側面にスペーサーとなる保護膜を形成する工程と、該ゲート電極構造及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造及び該保護膜をマスクに該エピタキシャルＮｉＳｉ２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。
【発明の効果】
【００１０】
本発明によれば、ゲート電極/ゲート絶縁膜に側壁保護膜を有するＭＯＳトランジスタにおいて、エピタキシャルNiSi2の形成位置を制御でき、さらに、ショットキーバリアハイトを制御することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態における製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図２】図１に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図３】図２に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図４】図３に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図５】図４に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図６】図５に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図７】図６に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図８】図７に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図９】シリサイドアニール時間1分の時の作製した別のＭＯＳトランジスタの断面TEM像を示す説明図である。
【図１０】シリサイドアニール時間100分の時の作製した別のＭＯＳトランジスタの断面TEM像を示す説明図である。
【図１１】ゲート絶縁膜/ゲート電極に側壁があるＭＯＳトランジスタにおけるソース／ドレイン位置とショットキーバリアハイトがオン電流（Ion）-オフ電流（Ioff）特性を示す説明図である。
【図１２】シリサイド形成アニール時間を1と300分行い、さらに、Ｐイオン注入したＭＯＳトランジスタのドレイン電流−ドレイン電圧特性を示す説明図である。
【発明を実施するための形態】
【００１２】
以下、図１〜８にしたがって本発明に係るＭＯＳトランジスタの製造方法の一例を説明する。
基板上にＢＯＸを介してSOI層を形成したＳｉ基板を用意し、図１に示すように、極薄SOI層を素子分離するため、レジストでパターニングを行い、ドライエッチングによりメサ加工を行う。
【００１３】
次に、図２に示すように、ゲート絶縁膜（SiO2膜）とゲート電極（Poly-Si）を形成する。その後、図３に示すように、電子ビーム描画装置でゲート描画を行い、ゲート加工を行う。ゲート加工後、残ったゲート絶縁膜を1%ふっ酸溶液で除去する。
次に図４に示すように、全面に原子層成長法で保護膜となるSi3N4膜を堆積させる。その後、図５に示すように、ドライエッチングでゲート電極／ゲート絶縁膜の側壁にスペーサーとなる保護膜を残す。
【００１４】
次に、図６に示すように、窒素添加したNi膜をスパッタ法で形成する。その後、キャップ膜のTiN膜をスパッタ法で形成する。
次に、図７に示すように、急速加熱アニール法を用いて、500℃、N2雰囲気で1〜300分アニールを行いSOI層中にNiSi2からなるメタルソース／ドレインを形成する。
図７では、キャップ膜のTiNと未反応なNi膜は、HSO4/H2O2溶液で除去されている。
【００１５】
次に、図８に示すように、基板全面に減圧CVD法でSiO2膜の形成を行う。
その後、Ｐ（燐）イオンを注入して、その後、600℃、N2雰囲気で30分アニールを行い、不純物の活性化を行う。
【００１６】
図９にシリサイドアニール時間1分の時に作製した、ゲート電極／ゲート絶縁膜に側壁保護膜がついた別のSOIMOSトランジスタの断面TEM像を示す。非常に薄いSOI層中にNiSi2が精密に形成されていることが分かる。次に、シリサイド形成アニール時間を100分行ったら、図１０に示すように、側壁Si3N4膜下をNiSi2が移動していることが分かる。
【００１７】
ソース／ドレイン位置とショットキーバリアハイトがMOSトランジスタの性能の指標となるオン電流（Ion）-オフ電流（Ioff）特性に及ぼす影響をシミュレーションした結果を図１１に示す。ソース／ドレイン位置がゲートエッジから離れるとIonが著しく低下する。また、ショットキーバリアハイトを低減するとIonが改善する。ゲート電極／ゲート絶縁膜側壁に保護膜をつけたMOSトランジスタにおいて、Ion、Ioffを確保するには、メタルソース／ドレインをゲートエッジへ、ショットキーバリアハイトをより低減する必要がある。
【００１８】
図１２にシリサイド形成アニール時間を1分と300分行い、さらに、Ｐイオン注入したMOSトランジスタのドレイン電流−ドレイン電圧特性を示す。ゲート長が同じこのMOSトランジスタの場合、アニール時間300分の場合、トランジスタの飽和電流はアニール時間1分のサンプルに比べ増加する。実効チャネル長の違いがトランジスタ特性に反映されていることが分かる。今回の結果は、Ｐイオン注入することにより、接合位置の変化が電気特性に反映されたことを意味している。
【００１９】
本発明に係るＭＯＳトランジスタの製造方法は、従来のＭＯＳトランジスタの製造方法に比べて、側壁の保護膜下においてもNiSi2の位置制御ができ、さらに、ショットキーバリアハイトを制御できる点が優れている。
【００２０】
なお、上記の実施例は、あくまでも本発明の理解を容易にするためのものであり、この実施例に限定されるものではない。すなわち、本発明の技術思想に基づく変形、他の態様は、当然本発明に包含されるものである。
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
MOSトランジスタの性能向上は、素子の微細化により実現されてきた。ゲート長が30nm以下のナノメータスケールのMOSトランジスタにおいて、短チャネル効果を抑制するため、従来のバルクSi基板から極薄のSOI基板に置き換える必要がある。さらに、ソース／ドレイン部分の寄生抵抗を下げるため、従来のpn接合から、メタルソース／ドレインへ置き換える必要がある。
【０００３】
次世代のMOSトランジスタは、極薄のSOI基板に素子を作製し、極薄SOI層中にメタルソース／ドレインを有する構造となる。つまり、メタルソース／ドレインを有する極薄SOI MOSトランジスタとなる。
メタルソース／ドレインは、メタルとシリコンを反応させたメタルシリサイドが有望である。メタルシリサイドは、これまでのプロセスとも親和性が高く、さらに、低温でメタルシリサイドを形成できるので、プロセスを低温化できるメリットがある。一方、メタルシリサイド形成において、メタルとシリコンの反応が早く、その制御が難しい課題もある。極薄SOI層中にメタルシリサイドを形成する場合、バルクSiに比べ反応するSi量が限定されるので、Si量が少ない極薄のSOI層中でメタルシリサイドの位置制御が重要な課題となる。
【０００４】
非特許文献１では、メタルシリサイドにSi基板との格子ミスマッチが小さいエピタキシャルNiSi2を用いている。シリサイドアニール時間を変化させることにより、SOI層中でエピタキシャルNiSi2の成長を、縦方向（<100>方向）、そして、横方向（<111>方向）でそれぞれ制御できることを報告している。このエピタキシャルNiSi2成長を用いた位置制御は、接合制御技術として期待できる。
【０００５】
しかし、メタルシリサイドの形成において、ゲート電極／ゲート絶縁膜の側壁に保護膜がない場合、ゲート絶縁膜とメタルが反応して、ゲートとソース／ドレイン間の短絡が懸念される。そのため、ゲート電極／ゲート絶縁膜側壁に保護膜をつけて、ゲート絶縁膜との反応を抑制する必要がある。
【０００６】
ところがソースとドレイン間の実効的なチャネルが側壁保護膜の厚さ分長くなってしまうため、トランジスタ特性が劣化することが懸念される。さらに、エピタキシャルNiSi2自身は、ショットキーバリアハイトが高く、MOSトランジスタのソース/ドレインとして十分に機能しない課題がある。
このため、極薄SOI MOSトランジスタにおいてゲート電極／ゲート絶縁膜側壁の保護膜のエッジからゲートエッジまでソース／ドレインを位置制御でき且つショットキーバリアハイトを精密に制御できる技術はまだ確立されていない。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】第５７回応用物理学関係連合講演会 講演予稿集17a-D-5（２０１０春）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、メタルソース／ドレインを有する極薄SOI MOSトランジスタにおいて、ゲート電極／ゲート絶縁膜の側壁につけた保護膜エッジからゲートエッジまでソース／ドレインの位置の制御とショットキーバリアハイトの制御の両者が実現できるＭＯＳトランジスタの製造方法を実現することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題は、以下のＭＯＳトランジスタの製造方法によって解決される。
ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造の側面にスペーサーとなる保護膜を形成する工程と、該ゲート電極構造及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造及び該保護膜をマスクに該エピタキシャルＮｉＳｉ２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。
【発明の効果】
【００１０】
本発明によれば、ゲート電極/ゲート絶縁膜に側壁保護膜を有するＭＯＳトランジスタにおいて、エピタキシャルNiSi2の形成位置を制御でき、さらに、ショットキーバリアハイトを制御することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態における製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図２】図１に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図３】図２に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図４】図３に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図５】図４に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図６】図５に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図７】図６に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図８】図７に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図９】シリサイドアニール時間1分の時の作製した別のＭＯＳトランジスタの断面TEM像を示す説明図である。
【図１０】シリサイドアニール時間100分の時の作製した別のＭＯＳトランジスタの断面TEM像を示す説明図である。
【図１１】ゲート絶縁膜/ゲート電極に側壁があるＭＯＳトランジスタにおけるソース／ドレイン位置とショットキーバリアハイトがオン電流（Ion）-オフ電流（Ioff）特性を示す説明図である。
【図１２】シリサイド形成アニール時間を1と300分行い、さらに、Ｐイオン注入したＭＯＳトランジスタのドレイン電流−ドレイン電圧特性を示す説明図である。
【発明を実施するための形態】
【００１２】
以下、図１〜８にしたがって本発明に係るＭＯＳトランジスタの製造方法の一例を説明する。
基板上にＢＯＸを介してSOI層を形成したＳｉ基板を用意し、図１に示すように、極薄SOI層を素子分離するため、レジストでパターニングを行い、ドライエッチングによりメサ加工を行う。
【００１３】
次に、図２に示すように、ゲート絶縁膜（SiO2膜）とゲート電極（Poly-Si）を形成する。その後、図３に示すように、電子ビーム描画装置でゲート描画を行い、ゲート加工を行う。ゲート加工後、残ったゲート絶縁膜を1%ふっ酸溶液で除去する。
次に図４に示すように、全面に原子層成長法で保護膜となるSi3N4膜を堆積させる。その後、図５に示すように、ドライエッチングでゲート電極／ゲート絶縁膜の側壁にスペーサーとなる保護膜を残す。
【００１４】
次に、図６に示すように、窒素添加したNi膜をスパッタ法で形成する。その後、キャップ膜のTiN膜をスパッタ法で形成する。
次に、図７に示すように、急速加熱アニール法を用いて、500℃、N2雰囲気で1〜300分アニールを行いSOI層中にNiSi2からなるメタルソース／ドレインを形成する。
図７では、キャップ膜のTiNと未反応なNi膜は、HSO4/H2O2溶液で除去されている。
【００１５】
次に、図８に示すように、基板全面に減圧CVD法でSiO2膜の形成を行う。
その後、Ｐ（燐）イオンを注入して、その後、600℃、N2雰囲気で30分アニールを行い、不純物の活性化を行う。
【００１６】
図９にシリサイドアニール時間1分の時に作製した、ゲート電極／ゲート絶縁膜に側壁保護膜がついた別のSOIMOSトランジスタの断面TEM像を示す。非常に薄いSOI層中にNiSi2が精密に形成されていることが分かる。次に、シリサイド形成アニール時間を100分行ったら、図１０に示すように、側壁Si3N4膜下をNiSi2が移動していることが分かる。
【００１７】
ソース／ドレイン位置とショットキーバリアハイトがMOSトランジスタの性能の指標となるオン電流（Ion）-オフ電流（Ioff）特性に及ぼす影響をシミュレーションした結果を図１１に示す。ソース／ドレイン位置がゲートエッジから離れるとIonが著しく低下する。また、ショットキーバリアハイトを低減するとIonが改善する。ゲート電極／ゲート絶縁膜側壁に保護膜をつけたMOSトランジスタにおいて、Ion、Ioffを確保するには、メタルソース／ドレインをゲートエッジへ、ショットキーバリアハイトをより低減する必要がある。
【００１８】
図１２にシリサイド形成アニール時間を1分と300分行い、さらに、Ｐイオン注入したMOSトランジスタのドレイン電流−ドレイン電圧特性を示す。ゲート長が同じこのMOSトランジスタの場合、アニール時間300分の場合、トランジスタの飽和電流はアニール時間1分のサンプルに比べ増加する。実効チャネル長の違いがトランジスタ特性に反映されていることが分かる。今回の結果は、Ｐイオン注入することにより、接合位置の変化が電気特性に反映されたことを意味している。
【００１９】
本発明に係るＭＯＳトランジスタの製造方法は、従来のＭＯＳトランジスタの製造方法に比べて、側壁の保護膜下においてもNiSi2の位置制御ができ、さらに、ショットキーバリアハイトを制御できる点が優れている。
【００２０】
なお、上記の実施例は、あくまでも本発明の理解を容易にするためのものであり、この実施例に限定されるものではない。すなわち、本発明の技術思想に基づく変形、他の態様は、当然本発明に包含されるものである。
【特許請求の範囲】
【請求項１】
ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造の側面にスペーサーとなる保護膜を形成する工程と、該ゲート電極構造及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造及び該保護膜をマスクに該エピタキシャルＮｉＳｉ２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。
【請求項１】
ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造の側面にスペーサーとなる保護膜を形成する工程と、該ゲート電極構造及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造及び該保護膜をマスクに該エピタキシャルＮｉＳｉ２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１９０８６１（Ｐ２０１２−１９０８６１Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５０９１１（Ｐ２０１１−５０９１１）
【出願日】平成２３年３月９日（２０１１．３．９）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２２年１２月１５日 独立行政法人産業技術総合研究所主催の「２０１０年 半導体ＭＩＲＡＩプロジェクト成果報告会」において文書をもって発表
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度独立行政法人新エネルギー・産業技術総合開発機構委託研究「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ関連技術開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月９日（２０１１．３．９）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２２年１２月１５日 独立行政法人産業技術総合研究所主催の「２０１０年 半導体ＭＩＲＡＩプロジェクト成果報告会」において文書をもって発表
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度独立行政法人新エネルギー・産業技術総合開発機構委託研究「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ関連技術開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
[ Back to top ]