【課題】選択素子のビット線方向の長さを短縮する。
【解決手段】半導体装置は、第１導電型の半導体基板１０と、半導体基板１０に形成された溝に埋設された第１の絶縁膜領域１１と、第１の絶縁膜領域１１の下面１１ｃを覆うゲート電極ＷＬ、ゲート電極ＷＬと半導体基板１０の間に設けられるゲート絶縁膜１４、を備え、更に、第１の絶縁膜領域１１の第１の側面１１ａを覆う第１の拡散領域１５、第１の絶縁膜領域１１の第２の側面１１ｂを覆う第２の拡散領域１６、及び第２の拡散領域１６の上面を覆う第３の拡散領域１７とを備え、選択素子は、ゲート電極ＷＬ、第１の拡散領域１５及び第２の拡散領域１６で構成される電界効果トランジスタ、及び基板及び第２及び第３の拡散領域で構成されるバイポーラトランジスタを含む。選択素子の長さが３Ｆ（Ｆは最小加工寸法）で足りるので、埋め込みゲート電極ＷＬを含めて選択素子のビット線方向の長さの短縮が可能。 （もっと読む）

【課題】横方向延伸を減少し、素子サイズを小さくすることができる半導体装置を提供する。
【解決手段】半導体基板上に延伸し、ＳＴＩ領域を間に有する第１および第２のフィンを形成する。ＳＴＩ領域の上面と第１および第２のフィンの上面の間の寸法を第１の高さとし、ＳＴＩ領域の第１と第２のフィンとの間の間隙内に誘電材料を堆積し、ＳＴＩ領域の上面上に上面を有して、誘電材料の上面と第１および第２のフィンの上面との寸法を第２の高さとし、第２の高さは、第１の高さより低くなるように誘電材料を堆積した後、第１および第２のフィン上でそれぞれ誘電体の上方に、第１および第２のフィン延伸をエピタキシャル成長で形成する。 （もっと読む）

【課題】浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。
【解決手段】絶縁層ＢＯＸによってベース基板から隔てられた半導体材料の薄層を含むセミコンダクタ・オン・インシュレータ基板と、少なくとも基本的にセミコンダクタ・オン・インシュレータ基板の薄層中に配列されたソース領域Ｓ、ドレイン領域Ｄ、トレンチがその中に作られているチャネルＣ、トレンチ中のゲート領域Ｇを含むＦＥＴトランジスタを備え、トレンチが、絶縁層ＢＯＸを越えベース基板の深さの中に延びていること、チャネルが、絶縁層の下でソース領域とドレイン領域の間に延びていることを特徴とするメモリセル。複数のメモリセルを備えるメモリアレイ、およびメモリセルを製作するプロセス。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供する。
【解決手段】シリコン上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。そして、第１加熱処理を実施する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。続いて、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。その後、第２加熱処理を実施する（Ｓ１０４）。このとき、第２加熱処理において、加熱温度は、４５０℃〜６００℃である。 （もっと読む）

【課題】バリアメタルの膜厚を抑制しながらメタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ。
【解決手段】半導体装置がゲート積層体構造を含む。ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。不純物金属は、シリサイドゲート１の拡散性材料が高誘電率誘電体に導入されることを防ぐことができるような、拡散性材料に対するバリア効果を有している。 （もっと読む）

【課題】トレンチパワーＤＭＯＳトランジスタにおいて、ソース引き出し電極とゲート引き出し電極の短絡を確実に防止する。併せて上記ＤＭＯＳトランジスタのサイズの縮小を図ること及びソース・ドレイン間絶縁破壊電圧ＶＤＳの低下を防止する。
【解決手段】Ｎ＋型ソース層１３の底面の直下のＰ型ベース層９内に形成されたＰ＋型コンタクト層１４を、コンタクト用開口２５の内の少なくとも一部の該コンタクト用開口２５の底面に露出するＮ＋型ソース層１３を貫通するくぼみ部１６に露出させる。次にコンタクト用開口２５の底面に露出するＮ＋型ソース層１３及びくぼみ部１６に露出するＮ＋型ソース層１３、Ｐ＋型コンタクト層１４に接続し、コンタクト用開口２５内をその上端まで埋設して延在するソース引き出し電極１７ａを形成する。 （もっと読む）

【課題】マイクロローディング効果を防止しながら、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。 （もっと読む）

【課題】ピッティング不良が抑制され、簡単な工程を通じて形成することができる高性能の半導体素子の製造方法を提供する。
【解決手段】半導体基板にゲート電極を形成する段階と、ゲート電極に側壁スペーサを形成する段階と、側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、トレンチ内にＳｉＧｅ混晶層を形成する段階と、ＳｉＧｅ混晶層上にシリコン層を形成する段階と、シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用してシリコン層の一部をエッチチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有する。キャッピング層を含むことによって半導体素子でホールの移動度が高まる。キャッピング層内のピッティング不良が減少することによって半導体素子の特性が良好になる。 （もっと読む）

【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

【課題】 チップ面積を大きくし過ぎることなく、過電圧、過電力が加わっても破壊されない電界効果トランジスタを提供する。
【解決手段】 本発明の電界効果トランジスタは、
半導体層上に、ゲート電極１１０と、ドレイン電極１０９と、ソース電極１０８と、保護ダイオード（保護ダイオード電極）１１１とが配置され、
ドレイン電極１０９が、保護ダイオード１１１の周囲の一部もしくは全部を囲む状態で形成されているか、または、
ドレイン電極１０９は、複数であり、複数のドレイン電極１０９の少なくとも一対のドレイン電極間に、保護ダイオード１１１が配置されるように形成されていることを特徴とする。 （もっと読む）

トランジスタは、基板と、基板上の一対のスペーサと、基板上且つスペーサ対間のゲート誘電体層と、ゲート誘電体層上且つスペーサ対間のゲート電極層と、ゲート電極層上且つスペーサ対間の絶縁キャップ層と、スペーサ対に隣接する一対の拡散領域とを有する。絶縁キャップ層は、ゲートにセルフアラインされるエッチング停止構造を形成し、コンタクトエッチングがゲート電極を露出させることを防止し、それにより、ゲートとコンタクトとの間の短絡を防止する。絶縁キャップ層は、セルフアラインコンタクトを実現し、パターニング限界に対して一層ロバストな、より幅広なコンタクトを最初にパターニングすることを可能にする。
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【課題】半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現する。
【解決手段】半導体素子１０１にてゲート電極１１１ｇが設けられる部分の表面を凹凸面に形成する。ここでは、凹凸面のうち凸部ＣＶでは、一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面と同一の面を覆うようにゲート絶縁膜１１１ｚを形成し、そのゲート絶縁膜１１１ｚの上面にゲート電極１１１ｇを設ける。これに対して、凹部ＴＲでは、一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面から内部へ向けて設けられた溝Ｍの面を覆うようにゲート絶縁膜１１１ｚを形成し、その溝Ｍの内部を埋め込むようにゲート電極１１１ｇを設ける。 （もっと読む）

【課題】 コンタクト構造体を有する半導体素子の製造方法を提供する。
【解決手段】 この製造方法は半導体基板上に絶縁膜を形成する第１工程と、前記絶縁膜の所定領域内に選択的に不純物イオンを注入して前記絶縁膜の前記所定領域内に格子欠陥（ｌａｔｔｉｃｅ ｄｅｆｅｃｔｓ）を生成する第２工程とを含む。さらに、格子欠陥を有する絶縁膜を熱処理して前記所定領域内の格子欠陥の生成を加速する第３工程を含む。その結果、前記所定領域内に電流通路（ｃｕｒｒｅｎｔ ｐａｔｈｓ）を有する導電性の領域が形成される。前記第３工程は前記絶縁膜を少なくとも２０℃／ｍｉｎ以上の温度変化率で急冷する段階を含む。 （もっと読む）

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】より小さな単電子島が作製でき、また、高い精度を必要とせずにトップゲートが配置できるようにする。
【解決手段】形成しようとする細線の延在方向に対して直交して開口部１０４を挟む２つの箇所に、対向して配置される２つの溝部１０５を形成する。溝部１０５は、絶縁層１０１に到達するまで形成する。次に、酸化シリコン層１０３を介してシリコン層１０２の上層部を熱酸化し、シリコン層１０２をより薄くする。この酸化工程により、開口部１０４の対向する２つの曲線状の縁部に対応する曲線状の境界部の内側近傍において、層厚方向にくびれるくびれ部１０７が形成され、くびれ部１０７においては、シリコン層１０２の層厚がより薄くなり、層厚方向の量子サイズ効果によりトンネルバリアが形成されるようになる。 （もっと読む）

【課題】ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化する。
【解決手段】素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）と、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５を有する。更に、ゲート溝４内及びゲート溝４の周囲縁部に形成されたゲート６を有する。ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。チャネル幅方向Ｄにおいて、ゲート溝４と素子分離領域３との間に、一対の拡散領域５を繋ぐ半導体領域（シリコン領域２０）を有している。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】フィン電界効果トランジスタのソース／ドレイン構造を提供する。
【解決手段】基板上のフィンチャネル本体１１０ａ、１１０ｂ、フィンチャネル本体１１０ａ、１１０ｂ、上に配置されたゲート電極１１５、およびフィンチャネル本体１１０ａ、１１０ｂ、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域１２０ａ，１２０ｂ及び１２５ａ，１２５ｂを含むフィン電界効果トランジスタ（ＦｉｎＦＥＴ）。 （もっと読む）