【課題】トランジスタを覆うシリコン窒化膜を用いて、該トランジスタの駆動能力をより一層向上することができるようにする。
【解決手段】Ｐウェル１０２の上に、ＮＭＯＳゲート絶縁膜１０４を介在させて形成されたＮＭＯＳゲート電極１０６と、Ｐウェル１０２におけるＮＭＯＳゲート電極１０６の両側方の領域に形成されたｎ型ソースドレイン領域１１２と、Ｐウェル１０２の上に形成され、ＮＭＯＳゲート電極１０６及びｎ型ソースドレイン領域１１２を覆うように形成されたシリコン窒化膜１１８とを有している。シリコン窒化膜１１８を構成するシリコンは、その同位体^２９Ｓｉ又は^３０Ｓｉの比率が５０％以上である。 （もっと読む）

【課題】 層間絶縁膜をＣＭＰ法で研磨、平坦化する際、ＭＯＳ型トランジスタのチャネル領域に応力を与えるためにゲート電極を覆うように形成される応力ライナー膜が研磨されて、トランジスタ特性の変動やバラツキが発生しないようにする。
【解決手段】 第１活性領域（例えばＰチャネルトランジスタ形成領域）上のゲート電極（シリコン膜１４と金属シリサイド膜１５との積層膜）上には第１応力膜（圧縮応力ライナー膜）１６のみを形成し、第２活性領域（例えばＮチャネルトランジスタ領域）上のゲート電極上には第２応力膜（引っ張り応力ライナー膜）１８のみを形成する。一方、素子分離１０上のゲート電極上には第１および第２応力膜１６、１８の積層膜を形成する。層間絶縁膜２０のＣＭＰ法による研磨は、素子分離１０上の第２応力膜１８の露出後に停止する。 （もっと読む）

【課題】 信頼性及び色再現性の高い電子装置を提供する。
【解決手段】 単結晶半導体基板１１上にスイッチング用ＦＥＴ２０１及び電流制御用ＦＥＴ２０２を形成し、電流制御用ＦＥＴ２０２にＥＬ素子２０３が電気的に接続された画素構造とする。電流制御用ＦＥＴ２０２は画素間での特性ばらつきが極めて小さく、色再現性の高い画像を得ることができる。電流制御用ＦＥＴ２０２にホットキャリア対策を施すことで信頼性の高い電子装置が得られる。 （もっと読む）

【課題】製造効率の向上、コストダウン、信頼性の向上を実現する。
【解決手段】第１導電型の第１電界効果トランジスタを第１基板に設ける。そして、第１導電型と異なる第２導電型の第２電界効果トランジスタを第２基板に設ける。そして、第１基板と第２基板とのそれぞれを対面させて貼り合わせる。そして、第１電界効果トランジスタと第２電界効果トランジスタとの間を電気的に接続させる。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供する。
【解決手段】本実施形態による電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れている。 （もっと読む）

【課題】ゲルマニウムをチャネル材料とする金属／ゲルマニウムからなるソース／ドレイン構造を有する半導体素子を提供する。
【解決手段】半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、ゲルマニウム（Ｇｅ）を３価元素（又は５価元素）でドーピングしたｐ型ゲルマニウム（又はｎ型ゲルマニウム）をチャネル２の材料とし、当該ｐ型ゲルマニウム（又はｎ型ゲルマニウム）の任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属３を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有する。 （もっと読む）

【課題】ＣＭＯＳトランジスタのソース−ドレイン置換技術に関し、装置一式を利用して基板材料に窪みをエッチングして、その後、応力を有する異なる材料を堆積することに関し、大気に曝すことなく、エッチングとその後の堆積とを行う方法の提供。
【解決手段】エッチングおよびデポジションによりＣＭＯＳトランジスタの接合領域を形成する方法であって、
第１接合領域２７０を形成すべくゲート電極１９０の隣の基板１２０の第１箇所と、前記基板１２０に第２接合領域２８０を形成すべく前記ゲート電極１９０を介して前記第１箇所とは反対側に位置する前記基板１２０の第２箇所とを除去する工程と、前記第１接合領域２７０と前記第２接合領域２８０とに結晶質材料のエピタキシャル厚みを有する層を形成する工程とを含み、前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの封止を破ることなく行う。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】横型二重拡散構造を有する電界効果トランジスタの高集積化を可能とする半導体装置を提供する。
【解決手段】半導体装置１Ｎは、ゲート電極１７の幅方向両側のうちの一方の側で延在するＰ型ボディ領域２０Ｐと、他方の側で延在するＮ型ボディ領域２０Ｎと、その一方の側に形成されてＰ型ボディ領域２０Ｐと接合するＰ型不純物拡散領域３２Ｐと、その他方の側でＰ型不純物拡散領域３２Ｐと対向する位置に形成されてＮ型ボディ領域２０Ｎと接合するＮ型不純物拡散領域３２Ｎと、その一方の側に形成されてＰ型ボディ領域３０Ｎと接合するＮ型不純物拡散領域３１Ｎと、その他方の側でＮ型不純物拡散領域３１Ｎと対向する位置に形成されてＮ型ボディ領域２０Ｎと接合するＰ型不純物拡散領域３１Ｐとを備える。 （もっと読む）

【課題】論理回路をできるだけ小さな回路面積で形成可能な半導体回路を提供する。
【解決手段】半導体回路は、第１および第２のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。 （もっと読む）

【課題】 ＴｉＣ膜を含む半導体構造を形成する方法を提供する。
【解決手段】 高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を基板１０の表面上に設けるステップと、Ｈｅによって希釈された炭素（Ｃ）源およびＡｒを含む雰囲気において、Ｔｉターゲットをスパッタすることにより、前記積層体上にＴｉＣ膜１６を形成するステップとを含む、半導体構造を形成する方法である。 （もっと読む）

【課題】エピタキシャル層を具備する半導体構造の改良を図ること。
【解決手段】 実施形態の半導体構造は、第１の格子定数を具備する第１の結晶を具備する半導体基板と、前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備している。前記第１の格子定数は、前記第２の格子定数と異なる。前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備している。前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ない。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１導電型の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２導電型の不純物層及び第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上に第１のゲート絶縁膜と同じ膜厚の第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１トランジスタ１１及び第２トランジスタ１２を備えている。第１トランジスタ１１は、第１ゲート絶縁膜１３１と、第１ゲート電極１３３とを有し、第２トランジスタ１２は、第２ゲート絶縁膜１３２と、第２ゲート電極１３４とを有している。第１ゲート絶縁膜１３１及び第２ゲート絶縁膜１３２は、第１絶縁層１５１及び第２絶縁層１５２を含む。第１ゲート電極１３３及び第２ゲート電極１３４は、断面凹形の第１導電層１５５及び該第１導電層１５５の上に形成された第２導電層１５６を含む。第１絶縁層１５１及び第２絶縁層１５２は平板状であり、第１ゲート絶縁膜１３１は、仕事関数調整用の第１元素を含んでいる。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】用途によって異なるしきい値電圧を有するトランジスタを有する半導体装置、及び工程数の増加を抑えた当該半導体装置を製造する方法を提供する。
【解決手段】半導体装置１００は、半導体基板１０１上に形成された第１のゲート絶縁膜１１０ａと、第１のゲート絶縁膜１１０ａ上に形成された第１のゲート電極１０９ａと、第１のゲート絶縁膜１１０ａの側面上及び第１のゲート電極１０９ａの側面上に形成された第１のサイドウォール絶縁膜１４０ａとを有する第１導電型の第１のＭＩＳＦＥＴ１５０を備えている。第１のサイドウォール絶縁膜１４０ａの少なくとも一部には、第１のゲート絶縁膜１１０ａに正または負の固定電荷を誘起するための元素が含まれている。 （もっと読む）

【課題】半導体装置の製造方法において、異なる膜特性を有する絶縁膜に形成されるコンタクト形状の制御性を向上させる。
【解決手段】半導体基板に素子領域を形成し、半導体基板の第１の領域上に、第１の絶縁膜を形成し、半導体基板の第２の領域上に、膜応力及びコンタクトの形成の際のエッチング加工時のエッチングレートが、第１の絶縁膜と異なる第２の絶縁膜を形成し、少なくとも第２の絶縁膜において、コンタクトが形成されるコンタクト領域に選択的にＵＶ光を照射し、ＵＶ光を照射した後、第１の絶縁膜及び前記第２の絶縁膜をエッチングして前記コンタクトを形成する。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）