【課題】 寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れるＬＤＭＯＳトランジスタを低コストで提供する。
【解決手段】 ＬＤＭＯＳトランジスタＴ１が、ｐ型半導体基板１内にｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６を、ボディ領域２内にｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５を、ドリフト領域６内にｎ型ドレインコンタクト領域７を、ソースコンタクト領域７とドリフト領域６間のボディ領域２の上方にゲート絶縁膜８を、ゲート絶縁膜８上にゲート電極９を夫々備えて形成され、ドリフト領域６とボディ領域２は相互に接触し、埋め込み拡散領域３が、ボディ領域２の底面と接触するボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方まで延在している。 （もっと読む）

【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。 （もっと読む）

【課題】一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来る半導体装置の製造方法を提供する。
【解決手段】チャンネル領域と、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第１の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第２の電極とを備えた半導体装置の製造に際し、前記ゲート絶縁膜を、酸素の含有量を１ｐｐｂ以下にした水素添加超純水にＩＰＡを添加した洗浄液を用いて、酸素含有量１ｐｐｂ以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイ値が０．３ｎｍ以下となるようにするとともに、前記第１の電極から前記チャンネル領域までの抵抗率を４Ω・μｍ以下とした。 （もっと読む）

【課題】higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備えている。ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜５であり、ゲート電極は、第１の金属膜６又は第２の金属膜８を含む導電膜から構成されている。 （もっと読む）

【課題】多結晶シリコン膜との接触に起因するショットキー抵抗を低減する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタは、第１の活性領域の表面の一部を覆い二酸化シリコンよりも高い誘電率を有する第１の絶縁材料からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属材料からなる第１の金属ゲート電極と、第１の金属ゲート電極上に形成されたｐ型導電型の第１の多結晶シリコン膜を有する。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】ｐ型のＧａＮ系半導体装置を提供する。
【解決手段】第１導電型のキャリアガスが発生した第１チャネル層１０６と、第１チャネル層１０６上に、第１チャネル層１０６よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層１１０と、バリア層１１０上に、バリア層１１０よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層１１２と、第２チャネル層１１２にオーミック接続する第１ソース電極１１８と、第２チャネル層にオーミック接続する第１ドレイン電極１２０と、第１ソース電極１１８及び第１ドレイン電極１２０の間に形成された第１ゲート電極１２２と、を備え、第２導電型のキャリアガスのキャリア濃度が、第１ゲート電極１２２の下の領域で、第１ソース電極１１８及び第１ドレイン電極１２０の間の他の領域より低く、かつ、第１ゲート電極１２２により制御されるＧａＮ系半導体装置。 （もっと読む）

【課題】小型でコストが低い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、導電形がｐ形のソース領域と、導電形がｐ形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、導電形がｎ形のチャネル領域と、前記チャネル領域上に設けられた下側ゲート絶縁膜と、前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、を備える。 （もっと読む）

【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。 （もっと読む）

【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第２の領域の複数の第１の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線を覆うように形成した第１の絶縁膜をマスクとして、第１の領域に第１のイオン注入を施す。その後、第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線間を埋設するように形成した、酸化アルミニウムを主体とする第２の絶縁膜をマスクとして、第１の領域に第２のイオン注入を施す。第２の絶縁膜を、第１の絶縁膜に対して選択的に除去する。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】ゲート電極の一部にメタルゲート電極を有するＭＩＳＥＦＴにおいて、メタルゲート電極を構成するグレインの配向性のばらつきに起因するＭＩＳＦＥＴのしきい値電圧のばらつきを小さくする。
【解決手段】メタルゲート電極４ａ、４ｂに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂ内のグレインの粒径が大きくなることを防ぎ、メタルゲート電極４ａ、４ｂの中に多数の小さいグレインを形成することにより、グレインの配向性を均一化し、ゲート電極の仕事関数のばらつきを低減する。 （もっと読む）

【課題】信頼性の高い半導体装置を製造する。
【解決手段】半導体装置の製造方法は、半導体基板５０上に絶縁膜を形成する工程と、絶縁膜上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０にイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】ＳＯＩ基板のチャージ蓄積による不良を抑制する。
【解決手段】まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。 （もっと読む）

【課題】ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。 （もっと読む）