【課題】 収率が低下することなくＣＭＯＳ集積回路の特性を最適可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板１の上の第１領域Ａ内及び第２領域Ｂ内に各々形成された第１グルーブ１５ａ及び第２グルーブ１５ｂを有する層間絶縁膜１５を形成する。次に、半導体基板１上に積層金属膜２２を形成し、積層金属膜２２上に非感光性を有する平坦化膜２３を第１グルーブ１５ａ及び第２グルーブ１５ｂを充填するように形成する。第１領域Ａ内の平坦化膜２３を乾式エッチングによって選択的に除去し、第１領域Ａ内の積層金属膜２２を露出させ、第２領域Ｂ内の積層金属膜２２を覆う平坦化膜パターン２３ｐを形成する。これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 （もっと読む）

【課題】半導体デバイスを提供する。
【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 （もっと読む）

【課題】構造が簡単なトランジスタにより、サステイン耐圧を改善し且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型ウェル１０２に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と、ゲート長方向の幅が比較的に小さい第２ゲート電極１２６と、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６同士の間に形成されたＬＤＤ低濃度領域１３５と、該ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれの外側に形成されたＬＤＤ中濃度領域１３４とを有している。ＬＤＤ低濃度領域１３５の不純物濃度は、ＬＤＤ中濃度領域１３４の不純物濃度よりも低い。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】部分反応方式のサリサイドプロセスによりゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の第１の熱処理では、熱伝導型アニール装置を用いて半導体ウエハを熱処理し、第２の熱処理では、マイクロ波アニール装置を用いて半導体ウエハを熱処理することにより、第２の熱処理を低温化し、金属シリサイド層４１の異常成長を防ぐ。これにより金属シリサイド層４１の接合リーク電流を低減する。 （もっと読む）

【課題】新規なＤＴＭＯＳトランジスタの製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１領域と、第１領域に接続しこれより幅狭の第２領域と、第２領域に接続しこれより幅狭の第３領域とを含む半導体領域の画定工程、半導体領域に第１導電型不純物でウェル領域を形成する工程、ウェル領域上へのゲート絶縁膜形成工程、第３領域を幅方向に横断する第１部と、第１部から第１領域上に延びた第２部とを含むゲート電極を形成する工程、ゲート電極側面に、第２領域の一部を覆い他の一部を露出させるサイドウォールを形成する工程、第１領域及び第２領域の他の一部にゲート電極及びサイドウォールをマスクとし第２導電型不純物を注入する工程、熱処理による第２導電型不純物拡散工程、サイドウォールの一部を薬液で除去する工程、第１領域及び第２領域の他の一部へのシリサイド層形成工程を有する。 （もっと読む）

【課題】ＮＢＴＩを改善することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｎ型ウェル領域１０２と、ｎ型ウェル領域１０２上に形成され、ゲート絶縁膜１０４と、下部ゲート電極１０５、及び下部ゲート電極１０５上に形成された上部ゲート電極１０６を含むゲート電極１２０とを有するｐチャネル型ＭＩＳトランジスタとを備える。下部ゲート電極１０５は、結晶粒界を有する多結晶の金属窒化物で構成されており、当該結晶粒界には金属窒化物を構成する元素とは異なる元素が偏析されている。 （もっと読む）

【課題】複雑な工程を回避すると共に、高い有効仕事関数値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにする。
【解決手段】ダミー電極２２をマスクとして、ｎ型活性領域１３にｐ型の不純物イオンを導入することにより、ｎ型活性領域１３におけるダミー電極２２の両側方にｐ型のソースドレイン領域２５ｐを形成し、形成されたソースドレイン領域２５ｐに熱処理を施す。熱処理を施した後に、ｎ型活性領域１３の上に、ダミー電極２２を覆うように層間絶縁膜２６を形成し、形成された層間絶縁膜２６からダミー電極２２を露出し、露出したダミー電極２２を除去する。続いて、層間絶縁膜２６におけるダミー電極２２が除去された凹部２６ａに、第２の金属電極２７を選択的に形成する。 （もっと読む）

【課題】Ｇｅ半導体層に、極浅かつ高濃度のキャリアからなるｎ型不純物領域を形成する。
【解決手段】ｎ型とｐ型のうちの一方の導電型の半導体基板と、半導体基板表面に選択的に設けられ、一方の導電型と異なる導電型の一対の不純物拡散領域と、一対の不純物拡散領域により挟まれた半導体基板上に設けられたゲート絶縁層と、ゲート絶縁層の上に設けられたゲート電極とを備え、不純物拡散領域の少なくとも一部は、基板に含まれる不純物と同じ導電型で、かつ基板の不純物濃度より高い不純物濃度を有する。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。 （もっと読む）

【課題】ＣＭＯＳトランジスタにおいて、ボロンの染み出しを抑制して閾値電圧を安定させると共に、ノイズを低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＣＭＯＳトランジスタをシリコン基板１上に備える半導体装置であって、
シリコン基板１上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート酸化膜５と、ゲート酸化膜５上に設けられ、ポリシリコンからなるゲート電極７、８と、を有し、ゲート酸化膜５中のゲート電極７、８近傍の位置に窒素濃度のピークがあり、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下であり、ゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素によりゲート酸化膜５とシリコン基板１との界面のダングリングボンドが終端化されている。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。 （もっと読む）

【課題】フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、異種トランジスタを混載する半導体装置の製造法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。 （もっと読む）

【課題】高性能・高信頼性の半導体装置を製造するための半導体装置の製造方法を提供する。
【解決手段】半導体基板上に保護膜を形成し、保護膜を介して不純物をイオン注入する。注入した不純物を活性化して不純物層を形成した後、保護膜を除去する。その後、不純物層の表面部の半導体基板を除去し、表面部を除去した半導体基板上に半導体層をエピタキシャル成長する。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】平坦なＮｉＰｔシリサイド層を形成する。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。 （もっと読む）

【課題】 本発明は、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【解決手段】 ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。 （もっと読む）

【課題】高品質な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、１×１０^１９ａｔｏｍｓ／ｃｍ^２よりも大きいピーク濃度で、Ｓｉ、Ｏ、またはＮとは異なる少なくとも一つの要素を有する界面酸化層、及び界面酸化層上に形成され、実質的に界面酸化層に隣接する深さでｈｉｇｈ―ｋ／界面酸化層接合面を有するｈｉｇｈ―ｋ絶縁層を有するＭＯＳ（metal-oxide-semiconductor）トランジスタを備え、少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的にｈｉｇｈ―ｋ／界面酸化層接合面よりも下に位置する。 （もっと読む）