【課題】窒化物半導体層をチャネルとして用いたトランジスタにおいて、閾値電圧を高くする。
【解決手段】第２窒化物半導体層２００は、Ａｌの組成比が互いに異なる複数の窒化物半導体層を順次積層した構造を有するため、Ａｌ組成が階段状に変化している。第２窒化物半導体層２００を形成する複数の半導体層は、それぞれが同一方向に分極している。そしてゲート電極４２０に近い半導体層は、ゲート電極４２０から遠い半導体層よりも、分極の強度が強く（又は弱く）なっている。すなわち複数の半導体層は、ゲート電極４２０に近づくにつれて、分極の強度が一方向に変化している。この分極の方向は、複数の半導体層内の界面において負の電荷が正の電荷よりも多くなる方向である。 （もっと読む）

【課題】ＳＯＩ基板を用いることなく、絶縁層上にフィン型半導体を形成する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。 （もっと読む）

【課題】抵抗変化物質を含む半導体素子及びその製造方法を提供する。
【解決手段】印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として含む半導体素子及びその製造方法、前記半導体素子を含む不揮発性メモリ装置に係り、前記半導体素子は、絶縁基板上に配置されたチャネル層、前記チャネル層内に配置されたゲート電極、前記ゲート電極を取り囲むゲート絶縁膜、前記ゲート電極の両側面で、前記チャネル層上に配置されるソース電極及びドレイン電極、並びに前記基板と前記ゲート電極との間に配置される抵抗変化物質層を含み、これにより、前記半導体素子は、スイッチの機能と不揮発性メモリの機能とを同時に遂行することができる。 （もっと読む）

【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。 （もっと読む）

【課題】テラヘルツ波を発生又は検出するテラヘルツ波素子において、単色性が良いテラヘルツ波を効率良く出射する。
【解決手段】テラヘルツ波素子は、基板１０１の上に形成された第１の半導体層１０２と、第１の半導体層１０２の上に形成された第２の半導体層１０４と、第２の半導体層１０４の上に形成されたゲート電極１０６と、第２の半導体層１０４の上にゲート電極１０６を挟んで対向するように形成されたソース電極１０７及びドレイン電極１０８と、第２の半導体層１０４の上におけるゲート電極１０６とソース電極１０７との間及びゲート電極１０６とドレイン電極１０８との間に形成され、複数の金属膜１０９が周期的に配置された周期構造を有する周期金属膜１０９Ａ，１０９Ｂと、ゲート電極１０６及び複数の金属膜１０９の上方に配置された第１のミラー１１１と、基板１０１の下に形成された第２のミラー１１２とを備えている。 （もっと読む）

【課題】１Ｔ−ＤＲＡＭにおいて、高いＧＩＤＬ電流は、主にＰＮ接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、ＤＲＡＭにおける電荷保持時間を低下させている。
【解決手段】ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、電界が低減されるためリーク電流が抑制される。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】ＳＯＩ基板のチャージ蓄積による不良を抑制する。
【解決手段】まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板（１ａ，１ｂ）の活性領域（１ｃ，１ｄ）が素子分離絶縁膜（２，６ａ）で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極（８ａ，８ｂ）、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒとＰＴｒを有し、活性領域におけるゲート長方向が＜１００＞方向であり、素子分離絶縁膜としてＮＴｒにおけるソース・ドレイン領域の両端部に第１の引張応力膜６ａが形成され、ソース・ドレイン領域の両端部以外に第１の圧縮応力膜２が形成され、ＰＴｒの素子分離絶縁膜は第１の圧縮応力膜２が形成され、被覆応力膜としてＮＴｒに第２の引張応力膜が形成され、ＰＴｒに第２の圧縮応力膜が形成されている構成とする。 （もっと読む）

【課題】 短チャンネル効果が抑制され、メタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかり得る化合物半導体装置を製造する。
【解決手段】 ＩｎＧａＡｓをチャネルに用いた化合物半導体装置の製造方法であって、基板上のＩｎＧａＡｓ層１０上に、ゲート絶縁膜１１を介してゲート電極１２を形成した後、ゲート電極１２の両側に露出するＩｎＧａＡｓ層１０上に、厚さ５．５ｎｍ以下のＮｉ膜１４を形成する。次いで、２５０℃以下の温度で熱処理を施すことにより、Ｎｉ膜１４とＩｎＧａＡｓ層１０とを反応させて、ショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層１５を形成する。 （もっと読む）

【課題】絶縁破壊耐性に優れた化合物半導体積層構造を備えて基板の絶縁破壊の十分な抑止を実現し、ピンチオフ状態とする際にもリーク電流が極めて少ない信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上に形成された化合物半導体積層構造２は、その厚みが１０μｍ以下であって、ＡｌＮからなる厚い第１のバッファ層を有しており、ＩＩＩ族元素（Ｇａ，Ａｌ）の総原子数のうち、Ａｌ原子の比率が５０％以上とされ、換言すれば、Ｖ族元素のＮとの化学結合（Ｇａ−Ｎ，Ａｌ−Ｎ）の総数のうち、Ａｌ−Ｎが５０％以上とされる。 （もっと読む）

【課題】高性能なＩＩＩ−Ｖ族ＭＩＳＦＥＴの実現を可能にする、より効果的なＩＩＩ−Ｖ族化合物半導体表面のパッシベーション技術を提供する。
【解決手段】エピタキシャル成長により化合物半導体層をベース基板上に形成するステップと、前記化合物半導体層の表面をセレン化合物を含む洗浄液で洗浄するステップと、前記化合物半導体層の上に絶縁層を形成するステップと、を有する半導体基板の製造方法を提供する。前記セレン化合物として、セレン酸化物が挙げられる。前記セレン酸化物として、Ｈ_２ＳｅＯ_３が挙げられる。前記洗浄液が、水、アンモニアおよびエタノールからなる群から選択された１以上の物質をさらに含んでもよい。前記化合物半導体層の表面がＩｎ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦１）からなる場合、前記絶縁層がＡｌ_２Ｏ_３からなるものであることが好ましく、Ａｌ_２Ｏ_３は、ＡＬＤ法により形成されることが好ましい。 （もっと読む）

【課題】ノーマリオフ型、すなわちエンハンスメント型トランジスタであるIII族窒化物ＨＥＭＴを提供する。
【解決手段】エンハンスメント型高電子移動度トランジスタ（ＨＥＭＴ）４００はIII−Ｖ族半導体４１２上に位置するIII−Ｖ族バリア層４１４を含むヘテロ接合４１６、およびIII−Ｖ族バリア層４１４上に形成され、Ｐ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を具える。Ｐ型III−Ｖ族ゲート層４５２によりゲート構造４６２下での２次元電子ガス（２ＤＥＧ）の発生を防ぐ。エンハンスメント型ＨＥＭＴ４００を製造する方法は、基板４０２を設け、基板４０２にIII−Ｖ族半導体４１２を形成し、III−Ｖ族半導体４１２上にIII−Ｖ族バリア層４１４を形成し、III−Ｖ族バリア層４１４上にＰ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を形成する。 （もっと読む）

【課題】窒化物半導体装置の、ソース・ドレイン間のオン抵抗を低減する。
【解決手段】ソース・ドレイン間を走行する窒化物半導体層と下地となる窒化物半導体層の間に、両窒化物半導体層より電子親和力が大きく、下地となる窒化物半導体よりも格子定数の大きい材料を形成する。その結果、ゲート電圧の印加によりゲート絶縁膜の下方に形成されるチャネルと、ゲート部以外で形成される二次元電子ガスを、深さ方向において近づけることができ、オン抵抗の低減が可能となる。 （もっと読む）

【課題】抵抗性フィールドプレート部のレイアウトの自由度を高める技術を提供すること。
【解決手段】コーナー範囲に設けられている中間抵抗性フィールドプレート部３４は、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。直線範囲に設けられている中間抵抗性フィールドプレート部３４も、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。コーナ範囲に設けられている中間抵抗性フィールドプレート部３４と直線範囲に設けられている中間抵抗性フィールドプレート部３４は接していない。 （もっと読む）

【課題】ＦＥＴデバイスにおける閾値電圧をより良く制御できるデバイスの提供。
【解決手段】基板１０１と、基板１０１の上のＳｉＧｅ層１０３と、ＳｉＧｅ層上の半導体層１０５と、基板、ＳｉＧｅ層及び半導体層に隣接した絶縁層１０９ａと、絶縁層に隣接した一対の第１のゲート構造体１１１と、絶縁層上の第２のゲート構造体１１３とを含む電界効果トランジスタ（ＦＥＴ）と、ＦＥＴを形成する方法である。絶縁層は、ＳｉＧｅ層の側面、並びに半導体層の上面、半導体層の下面及び導体層の側面に隣接していることが好ましい。ＳｉＧｅ層は、炭素を含むことが好ましい。一対の第１のゲート構造体が、第２のゲート構造体に対して実質的に横断方向にあることが好ましい。さらに、第１のゲート構造体の対は、絶縁層によりカプセル封入されることが好ましい。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈ（閾値電圧）が高い窒化物半導体装置の提供。
【解決手段】アクセプタになるアクセプタ元素を含み、窒化物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８と電気的に接続された第１主電極１１６、１１８と、チャネル層１０８の上方に形成された制御電極１２０と、を備え、バックバリア層１０６は、制御電極１２０の下側の領域の少なくとも一部に、アクセプタの濃度がバックバリア層の他の一部の領域より高い高アクセプタ領域１２６を有する窒化物半導体装置１００。 （もっと読む）

【課題】 半導体装置を高耐圧化する技術を提供することを目的とする。
【解決手段】 半導体装置１００は、ｐ型の埋込み層２６と、ｐ型埋込み層２６上に設けられており、ヘテロ接合面３が構成されている窒化物半導体のヘテロ接合層３２を備えている。ｐ型埋込み層２６は、ソース電極１０側からドレイン電極２側に向けて厚みが減少する厚み減少部２４を有している。厚み減少部２４では、ソース電極１０側の減少開始点１４からドレイン電極２側の減少終了点１６までの長さ２４ｂが、減少開始点１４における厚み２４ａよりも長い。 （もっと読む）