【課題】歪チャネルを有するMOS トランジスタを製造するための比較的簡単な方法を提供する。
【解決手段】歪チャネルを有するMOS トランジスタ(M) を製造する方法は、(a) 半導体基板(10)の表面に、ソース領域及びドレイン領域とMOS トランジスタを囲む絶縁領域(22)に部分的に延びる絶縁された犠牲ゲートとを備えたMOS トランジスタを形成するステップと、(b) 犠牲ゲートの上面と略同一の高さの上面を有する絶縁層を形成するステップと、(c) 犠牲ゲートを除去するステップと、(d) 露出した絶縁領域(22)の少なくとも上部分をエッチングしてトレンチを形成するステップと、(e) 半導体基板(10)を歪ませることが可能な材料(24)をトレンチに充填するステップと、(f) 犠牲ゲートの除去によって空いた空間にMOS トランジスタの絶縁ゲート(12)を形成するステップとを有する。 （もっと読む）

【課題】真空装置を使用せずに、トランジスタ等の半導体装置に適用できるＭＯＳ構造の積層膜を形成する。
【解決手段】成膜方法は、半導体膜３を有する基板に、ポリシラン溶液を塗布し、半導体膜３上にポリシラン膜５を形成する工程（ＳＴＥＰ１）と、ポリシラン膜５上に、金属塩溶液を塗布し、金属イオン含有膜７を形成することにより、ポリシラン膜５をポリシロキサン膜５Ａへ、金属イオン含有膜７を金属微粒子含有膜７Ａへ、それぞれ改質する工程（ＳＴＥＰ２）を備え、ＭＯＳ構造の積層膜１００を形成する。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】高いしきい値電圧と低いリーク電流のノーマリーオフの半導体素子を提供する。
【解決手段】基板２の上に少なくともＡｌを含むIII族窒化物からなる下地層(バッファー層)３を設けた上で、III族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、少なくともＡｌを含むIII族窒化物、好ましくはＡｌｘＧａ１−ｘＮであってｘ≧０．２である第２の半導体層（電子供給層）６が積層されてなる半導体層群からなるＨＥＭＴ構造の半導体素子の上に、Ａｌ２Ｏ３−ＳｉＯ２の混晶からなる絶縁膜７を形成し、その上にゲート電極９を形成した。 （もっと読む）

【課題】高いしきい値電圧と低いリーク電流のノーマリーオフの半導体素子を提供する。
【解決手段】基板２の上に少なくともＡｌを含むIII族窒化物からなる下地層(バッファー層)３を設けた上で、III族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、少なくともＡｌを含むIII族窒化物、好ましくはＡｌｘＧａ１−ｘＮであってｘ≧０．２である第２の半導体層（電子供給層）６が積層されてなる半導体層群からなるＨＥＭＴ構造の半導体素子の上に、Ａｌ２Ｏ３−Ｓｉ３Ｎ４の混晶からなる絶縁膜７を形成し、その上にゲート電極９を形成した。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）

【課題】長期信頼性が高い窒化物系化合物半導体および窒化物系化合物半導体素子を提供すること。
【解決手段】アルミニウム原子、ガリウム原子、インジウム原子およびボロン原子から選択される１以上のＩＩＩ族原子と、窒素原子とを含む窒化物系化合物半導体であって、添加物としてリチウム、銅、銀、または金を含む。好ましくは、前記添加物のドープ濃度は、ガリウム格子間原子の濃度と同程度である。好ましくは、前記添加物のドープ濃度は、５×１０^１６ｃｍ^−３〜５×１０^１８ｃｍ^−３である。 （もっと読む）

【課題】メタルゲートを用いたＣＭＩＳまたはＣＭＯＳ構造の集積回路デバイスにおいて、Ｎチャネル領域およびＰチャネル領域におけるゲート絶縁膜、メタルゲート層等のつくり分けに関しては、種々の方法が提案されているが、プロセスが複雑になる等の問題があった。
【解決手段】本願発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。 （もっと読む）

【課題】長期信頼性が高い窒化物系化合物半導体および窒化物系化合物半導体素子を提供すること。
【解決手段】アルミニウム原子、ガリウム原子、インジウム原子およびボロン原子から選択される１以上のＩＩＩ族原子と、窒素原子とを含む窒化物系化合物半導体であって、添加物としてドープした金属原子とガリウム格子間原子とが複合体を形成している。好ましくは、前記添加物は鉄またはニッケルである。好ましくは、前記添加物のドープ濃度は、前記ガリウム格子間原子の濃度と同程度である。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】例えば、チタン酸ストロンチウムを活性層とした電界効果トランジスタのゲート絶縁体としても使用することのできる、新規な絶縁体を提供することを目的とする。
【解決手段】絶縁性を示す材質中に直径５〜１００ｎｍである空孔を複数有し、全体の体積に対する前記空孔の占める体積の割合である空孔率が２０体積％以上であり、前記空孔には水分が含まれ、前記空孔の体積に対する前記水分の占める体積の割合である水分占有率が２３〜１００体積％である多孔性絶縁体を使用する。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】半導体基板へのリーク電流が少ないＭＯＳ構造をダイオードとして用いる半導体装置を提供する。
【解決手段】電界効果トランジスタと、抵抗素子２０と、を備える。前記抵抗素子は、前記電界効果トランジスタのバックゲート電極２４と一方のソース・ドレイン領域１６との接続点２３と、前記電界効果トランジスタのゲート電極１９との間に接続されている。そして、前記電界効果トランジスタの他方のソース・ドレイン領域１５と前記ゲート電極１９との間に電圧が印加される。 （もっと読む）

【課題】半導体素子の微細化に伴うゲート電極サイズの微細化においても、ゲート電極とチャネル形成領域間のリーク電流が抑制された半導体素子を提供することを課題の一とする。また、小型かつ高性能な半導体装置を提供することを課題の一とする
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。 （もっと読む）

【課題】オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを提供する。
【解決手段】ｎ型バリア層１５を形成することでエミッタ側のキャリア濃度を高くしてオン電圧の低減を図りつつ、ｎ型バリア層１５を隣り合うエミッタ間に形成しないようにすることで、ターンオフ時間の改善を図る。また、このような構造により、スイッチング時の破壊耐量の向上も図ることも可能となる。したがって、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることが可能となる。 （もっと読む）

【課題】ノーマリーオフ半導体素子のための高品質の酸化物からなる絶縁膜を提供する。
【解決手段】半導体積層構造を有する基板３の上に、酸化物を含む絶縁膜を形成する工程において、酸化物を構成する元素単体ないしは元素の化合物を半導体積層構造を有する基板３の上に付着させる際に、水素ガス中に高純度水を加熱ないしは冷却することにより水蒸気圧を精密制御して混入させることにより、元素単体ないしは元素の化合物を酸化させる酸素分圧を精密に制御して、酸化物の組成を精密制御し、もって半導体積層構造を有する基板３と物理化学的に整合する絶縁膜を形成する。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）